基于合并时钟域的片上时钟描述优化方法

多时钟域的可测试性设计有两种描述片上时钟(On Chip Clock,OCC)行为的方法:时钟控制定义(Clock Control Definition,CCD)和命名捕获过程(Named Capture Procedure,NCP)。但这两种方法都存在不足:CCD无法定义复杂的时钟方案和捕获方案;NCP所需的测试向量数目多,运行时间久。有鉴于此,提出了一种合并时钟域NCP方法。合并时钟域NCP提高了对时钟、捕获方案、流程的可控性,弥补了CCD不可控的不足。实验数据表明,合并时钟域NCP在不影响覆盖率的情况下,为固定型故障(Stuck At Fault,SAF)节省约28%的测试向量数量和22%的运行时间,为跳变延迟型故障(Transition Delay Fault,TDF)节省约18%的测试向量数量和13%的运行时间,提升了测试向量的效率,弥补了NCP的不足。

基于片上时钟控制器的电路全速测试设计与实现

阐述芯片在55nm CMOS工艺下,基于片上时钟控制器,对电路的数字逻辑部分、嵌入式存储器部分分别进行全速测试的可测性设计。通过对芯片全速测试的可测性设计和验证,测试时间得到缩短。

基于单片机的时钟显示系统的设计

本设计以AT89S51单片机为核心的时钟显示系统的工作原理和设计方法。以及如何对时钟芯片DS12887进行编程设计,以期达到实际的设计要求。

双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路;根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案:利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路;扫描链测试支持固定型故障测试和时延相关故障测试;针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试;采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。

基于交换作用的纳磁逻辑电路片上时钟结构研究

纳磁逻辑电路具有低功耗、非易失和可常温下制备等优点,实现低功耗片上时钟是其集成化的必备条件.本文提出了一种基于交换作用的纳磁逻辑电路片上时钟结构,用载流铜导线产生的奥斯特场将铁磁体薄膜覆层进行磁化,然后依靠铁磁体层与纳磁体界面存在的交换作用场使后者磁化方向发生翻转.与轭式铁磁体时钟用外磁场控制纳磁体磁化方向相比,该方案在功耗方面降低了5/6,时钟边界杂散场强度降低了2/3,达到降低功耗、减轻串扰的目的.此外,采用微磁仿真进一步验证了该时钟结构上的纳磁体逻辑阵列可以实现逻辑功能.

消防给水设备自动循环检测的方法探讨

消防设备长期闲置易造成水泵锈蚀 ,电器失控成为消防工作的隐患 ,采用消防给水设备的自动循环检测装置可消除隐患。

一种应用于LTE协议的高速ΣΔADC的降采样滤波器

设计了一种应用于LTE协议的20 MHz带宽、12-bit精度ΣΔ模数转换器中的降采样低通数字滤波器,该滤波器采用一级梳状滤波器与两级半带滤波器级联的结构。基于低功耗设计考虑,降采样滤波器采用多相分解、CSD编码等技术,并对片内时钟偏差、串扰等进行优化以提高芯片的产率和可靠性。该设计在SMIC 00.13μm 1P8M标准CMOS工艺流片,测试结果表明芯片工作在11.2 V电源电压和500 MHz时钟频率时,在20 MHz的信号带宽内,带本滤波器的ΣΔADC的峰值SNDR和SNR分别为64.16 dB和64.71 dB,滤波器的功耗为4.8 mW。

如何用OCC电路实现at-speed测试

集成电路制造技术的进步带来了越来越小的工艺尺寸,与此同时也带来了更多的和速度相关的故障。这些故障可以是由于工艺的偏差、不纯净的材料以及各种灰尘导致的。对于目前越来越多的高速芯片而言,即使一个很小的延迟故障也会影响芯片的正常工作频率,通常的由测试机提供慢速时钟的测试方法无法覆盖由于高速而带来的故障,由于这些原因,at-speed测试对于高速大规模集成电路变得至关重要。

如何实现在速故障点的测试

提出了一套采用片内PLL时钟，实现在速扫描测试电路故障的方法，包括设计思路，设计实现方法，电路的结构和测试向量的产生，以及仿真验证这个电路结构。

一款用于多媒体处理的异构多核系统芯片的可测试性设计

随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核系统芯片DPU-m,提出了一套完整的可测试性设计方案,支持3种工作模式:功能模式、存储器内建自测试模式以及扫描测试模式,并进行了设计实现和评估.针对逻辑电路的可测试性设计,采用自顶向下的模块化设计思想,提出并实现了一种分布式与多路选择器相结合的测试访问机制,实验结果表明,DPU-m逻辑电路单固定型故障的测试覆盖率为98.58%,满足设计方要求;针对实速时延测试的需求,设计并实现了基于片上时钟生成器的时钟控制单元,可在片上支持不同时钟域、6种时钟频率的实速时延测试;针对存储器电路的自测试,设计并实现了串并行结合的存储器内建自测试结构,在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路,满足了设计方要求的诊断分辨率,若以100 MHz的频率进行测试,测试时间为14 ms.