采用0.25μmCMOS工艺、适用于LVDS驱动器的高性能多相时钟生成器的设计

提出了一种适用于 L VDS驱动器的电荷泵锁相环 (PL L)多相时钟生成器的设计方法 ,特别是在压控环形振荡器 (VCO)设计中采用了高温度补偿和高电源抑制比的新技术 ,使得 VCO的固定频率基本不受温度和电源电压变化的影响 .采用 U MC的 0 .2 5 μm CMOS工艺模型 ,在 Cadence的环境下用 spectre S仿真器模拟 ,结果表明设计的 PL L 对于不同的 PVT:SSS、TTT、FFF、SFS、FSF(头两个字母表示工艺变化引起的模型参数的变化 ,第三个字母表示系统工作条件 :T为 75℃ ,3.3V;S为 12 5℃ ,3.0 V;F为 0℃ ,3.6 V) ,均能得到符合标准要求的7相时钟信号 ,其中 VCO固定频率所对应的温度系数为 32 ppm/℃ ,电源反射比为 0 .2 % /

应用于超宽带收发机的多相时钟生成器的设计

设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性,提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构,使时钟生成器可以分别在PLL/DLL两种模式下工作,为UWB收发机提供2GHz 10相位的基带时钟信号.该电路基于TSMC 65nm CMOS工艺设计实现,有效面积为0.03mm2.根据测试结果,PLL模式工作时输出相位噪声为-85.04dBc/Hz@1 MHz,参考杂散功率为-46.89dBc.供电电压为1V时,电路总功耗约为2.1mW.

基于DLL的1.25G超宽带通信系统时钟生成电路

设计并实现了一个基于延时锁定环(DLL)、用于超宽带(UWB)无线通信系统的1.25GHz时钟生成电路。该时钟生成电路由两个DLL和一个自调谐LC滤波电路组成,输入125MHz的参考时钟,输出1.25GHz的差分时钟和间隔100ps的16相时钟。通过优化电荷泵电路有效地减小了静态相位误差,新式自调谐LC滤波电路的应用消除了工艺偏差对谐振的影响。在1.8V电源电压,SMIC0.18μmCMOS工艺下,该时钟生成电路在各种工作条件下均表现出良好的性能,在标准情况下静态相位误差仅为9ps,最大时钟抖动为10ps。当电感存在30%的工艺偏差时,滤波电路的谐振频率能够自动维持在1.25GHz上。

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2500 MHz输出时钟抖动测量值90 fs(整数工作模式,输入频率100 MHz,鉴相频率100 MHz,环路滤波带宽127 kHz,积分区间[10 kHz,10 MHz])。对比时钟生成电路在各种工作模式下的性能,给出了对应的设计指南。

一种用于UHF RFID标签的高稳定度时钟电路

设计了一种用于无源超高频射频识别标签芯片的时钟生成电路.在传统弛豫振荡器的基础上设置相位控制电容和相关校准电路,使输出时钟频率与工作电压和偏置电流不相关,抑制了电源的波动和偏差所引起的时钟抖动,保证了时钟频率的稳定性.同时,利用正负两种温度系数的电阻的温度补偿作用及相应的校准控制,实现了当温度在较大范围变化时时钟的周期稳定性.该电路在TSMC 0.18μm工艺下流片.测试结果显示,该方法可以获得更大的时钟校准范围和更高的输出时钟精度,电路功耗0.86μW,适合无源芯片的使用.

用于超高频标签芯片的低功耗高稳定时钟电路

提出一种适用于无源超高频射频识别(UHF RFID)标签芯片的时钟产生电路。电路使用N型金属-氧化物-半导体(NMOS)栅极电压取代了复杂的比较器电路作为比较电平,精简了电路结构,降低了电路功耗,减小了版图面积;使用二极管方式连接的NMOS管作温度及工艺补偿感应管,利用其栅压变化控制充放电电流,使其在不同工艺角下,当温度在较大范围内变化时,均能实现输出频率稳定。采用中芯国际0.18μm工艺进行仿真验证,结果表明:当电源电压为1 V,基准电流为130 n A时,电路功耗仅为447 n W;在工艺角由ss变化到ff的过程中,输出频率偏差不超过2.43%,;温度在-40~90℃范围变化时,输出频率偏差小于0.99%,适合无源射频识别标签芯片使用。

非整数纠错码率modem时钟处理方法

长分组纠错码的业务速率与信道速率之比为奇异非整数,传统方法在modem中需使用多个用户定制的奇异频率的锁相环,针对该问题提出一种新数字时钟处理方法。仅使用一个通用的锁相环,利用数字内插器实现调制解调器中的整数倍成型/采样与非整数倍成型/采样的互相转换,适用于各种码率的Turbo码或LDPC码的长码,传统模拟电路中的多个特殊定制频率的锁相环可以省去。给出了一个典型的带通采样调制解调器实例,其中包括关键时钟的设计步骤和相关的仿真波形。

一种用于3D NAND存储器的高压生成电路

设计了一种应用于3DNAND存储器的高压生成电路,包括振荡器、时钟生成电路、新型电荷泵及反馈环路。与传统的电荷泵相比,新型电荷泵消除了阈值电压损失与衬底偏置效应,提高了升压效率。通过控制时钟的电压幅度来调节输出电压,减小了输出电压纹波。电路在0.32μm CMOS工艺模型下进行了仿真验证。结果表明,在3.3V工作电压下,该电路稳定输出15V的高压,上升时间为3.4μs,纹波大小为82mV,最大升压效率可达到76%。该高压生成电路在各项性能指标之间取得了平衡,其突出的综合性能能满足3DNAND存储器的工作需求。

一种基于相对延时比模型的全数字时钟电路产生器

设计了一种应用于低功耗领域的基于相对延时比模型的全数字时钟生成器,解决了环形振荡器产生振荡周期受到工艺偏差、环境温度偏移和供电电压抖动等因素影响的问题.该时钟生成器由相对延时比生成器、映射译码单元和数字控制振荡器组成.一款10~40 MHz频率可调节的全数字时钟电路生成器基于smic180nm CMOS工艺库,整个芯片面积(除IO pad)为1.02mm^2.测试结果表明,当目标频率设定为25 MHz,在供电电压在1.6~2V,环境温度在0~80℃变化时,该时钟生成器的最大输出频率误差为3%,输出时钟相位噪声在1 MHz频偏处为-114.82dBc/Hz,具有良好的频率稳定性.

从ASIC到FPGA的转换系统时钟设计方案

基于原型验证的需要和FPGA对ASIC市场的取代,越来越多的ASIC设计需要移植到FPGA上来实现。然而,ASIC与FPGA在内部结构上差异很大,尤其是时钟结构,在移植过程中需要特别注意。文中以Xilinx公司的Vitrex-4FPGA为例,对比了ASIC与FPGA的时钟结构,给出了门控时钟、生成时钟和多FPGA时钟同步在设计转换过程中的处理方法。

一种时间敏感网络时钟同步的端口增强方法

围绕时间敏感网络(time-sensitive network,TSN)时钟同步过程中存在的同步信息浪费与可靠性问题,开展提高网络时钟同步性能的研究.在原有时钟同步生成树基础上,提出了一种包含新型同步端口角色和时钟修正算法的端口增强方法.该方法利用原本被丢弃的同步信息,不仅为从时钟节点的同步提供参考校正,还为该从时钟节点的同步建立额外的冗余路径.在OMNeT++上的仿真结果表明:该方法不仅提高了网络中同步信息使用率,而且在未增加网络负载的情况下,提高了节点时钟同步的准确性和健壮性.

TSN中时间同步技术研究及实现

时间敏感网络(TSN)对在以太网上传输的时间敏感流进行确定性控制,保证了网络传输实时数据的能力。时间同步是TSN技术中的基石,保障了网络数据传输的实时性和确定性。首先对建立时钟同步生成树和选择最佳主时钟的过程进行介绍;然后对路径延迟时间计算的原理进行描述;进而重点论述了各节点中进行时间同步时的计算推导过程。最后探索了一种流量整型技术,通过一个实验展示了时间同步在TSN流量整型中的重要作用。

花样广告灯电路的设计与仿真

基于硬件集实现了8路彩灯控制,应用555定时器设计了频率为1 Hz的时钟电路,为系统提供时钟信号;将74LS161设计成16进制电路,利用其输出的低三位QCQBQA生成自动加1,循环变化的地址信号,为译码器提供3位地址输入;将74LS138设计成8路时分电子开关,控制8路彩灯轮流通断。基于Multisim对设计电路仿真,仿真结果证明了设计电路功能与理论分析的一致性,对电路的仿真波形表明,系统彩灯循环周期为8 s,每灯持续点亮时间为1 s。

一款深亚微米射频SoC芯片的后端设计与实现

随着集成电路的发展,片上系统芯片(SoC)技术广泛应用于多种领域中,越来越多的射频、模拟、存储器模块集成到一块芯片中。SoC芯片后端设计面临尺寸特征小,芯片规模大,物理设计复杂程度高等问题。良好的芯片版图设计是集成电路实现和成功的基础之一。介绍了基于台积电0.18μm ULL低功耗工艺设计的射频SoC电路结构,在此基础上,详细说明了后端版图设计流程与布局规划,重点介绍了时钟模块设计,多时钟电路及复杂时序关系设计的后端布局处理,供电设计以及布线优化方法和技巧,对各类相关芯片的后端设计具有良好的借鉴意义。

基于通信系统编解码芯片的逻辑综合研究

未来大批量、小型化、低功耗设备对专用处理芯片的需求迫切,本文针对通信系统编解码芯片复杂的时钟、复位、IO设计,分别采用多生成时钟、内部复位、虚拟时钟的设置,有效的实现芯片时序的收敛,达到了较好的综合结果。