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CDC7005:低相位噪声时钟合成器
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《世界电子元器件》 2003年第6期15-15,共1页
关键词 CDC7005 相位噪声时钟合成器 德州仪器公司 时钟缓冲器
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适用于连续数据速率CDR的相位插值器研制 被引量:5
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作者 矫逸书 周玉梅 +1 位作者 蒋见花 吴斌 《半导体技术》 CAS CSCD 北大核心 2010年第10期999-1002,共4页
通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插... 通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗。芯片采用Charterd 0.13μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW。 展开更多
关键词 相位插值器 时钟数据恢复 相位时钟 数据速率
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一种新颖的低非线性全数字多相时钟产生电路 被引量:2
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作者 甘武兵 夏婷婷 +2 位作者 甄少伟 贺雅娟 陈静波 《微电子学》 CAS CSCD 北大核心 2014年第4期467-471,共5页
通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功... 通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功用于时间数字转换器中。输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB。 展开更多
关键词 相位时钟产生 校准算法 低非线性 延迟锁相环
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扫描位移过程中低功耗测试的设计与实现
4
作者 李尤鹏 纪元法 +1 位作者 肖有军 雷鹏 《半导体技术》 CAS 北大核心 2023年第11期1012-1019,共8页
针对扫描位移功耗过高带来的生产成本增加、良率降低的问题,提出采用时钟相位调整技术和逻辑阻隔技术相组合的方式来降低测试功耗。利用布局布线之后的时钟偏差和物理位置等信息对时钟相位进行调整,从而降低峰值功耗;通过寄存器输出端... 针对扫描位移功耗过高带来的生产成本增加、良率降低的问题,提出采用时钟相位调整技术和逻辑阻隔技术相组合的方式来降低测试功耗。利用布局布线之后的时钟偏差和物理位置等信息对时钟相位进行调整,从而降低峰值功耗;通过寄存器输出端的扇出数量来决定阻隔逻辑电路插入点,从而降低平均功耗。将该方案应用于实际项目中,从面积、覆盖率、功耗角度分析了时钟相位调整技术和逻辑阻隔技术的特点。结果表明,在面积和覆盖率影响较小的情况下,采用两种技术组合后扫描位移的峰值功耗降低了73.24%,平均功耗降低了6.78%。该方案具有良好的实用性,可为大规模集成电路低功耗可测性设计提供参考。 展开更多
关键词 扫描测试 低功耗测试 位移功耗 时钟相位调整 阻隔逻辑电路
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一种新型高精度DLL鉴相器设计 被引量:4
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作者 冀蓉 冯颖劼 +3 位作者 曾献君 陈亮 张峻峰 罗钢 《电子学报》 EI CAS CSCD 北大核心 2009年第8期1694-1698,共5页
本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴... 本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路既具有理想线性鉴相器的特点,又解决了电荷泵开启死区的问题,消除了电流舵结构的电荷泵因电流失配带来的静态相位误差.对该鉴相器电路进行0.13μm CMOS工艺下的版图实现,版图之后的仿真结果显示:该鉴相器能正确鉴别1ps以上的相位延迟差,鉴相的精度高达0.18°,完全满足设计要求. 展开更多
关键词 鉴相器 延迟锁相环 相位误差 时钟相位 时钟抖动
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基于GTL技术的高速背板总线设计 被引量:1
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作者 安琪 张庆民 +2 位作者 刘树彬 陈家琴 王砚方 《核电子学与探测技术》 CAS CSCD 北大核心 2001年第1期1-4,8,共5页
介绍了一个高速背板总线的设计尝试。采用新型的 GTL总线收发器、时钟相位调节和组合式匹配等技术措施 ,解决了总线设计的驱动、时序和信号完整性问题。实现了 10 0 Mbd/
关键词 背板总线 GTL总线收发器 组合式匹配 时钟相位调整 设计
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基于DDS的DTMF软件合成器 被引量:1
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作者 赵正敏 《电声技术》 北大核心 2000年第9期40-43,共4页
介绍了一种基于DDS的DTMF软件合成器之工作原理及其实现,分析了时钟相位噪声、杂散噪声、相位截断误差对输出波形的影响。这种基于DDS的DTMF软件合成器的输出频率步进均匀,频率分辩率高,可产生任意频偏的DTMF信号... 介绍了一种基于DDS的DTMF软件合成器之工作原理及其实现,分析了时钟相位噪声、杂散噪声、相位截断误差对输出波形的影响。这种基于DDS的DTMF软件合成器的输出频率步进均匀,频率分辩率高,可产生任意频偏的DTMF信号,适用于DTMF电路的计算机测控系统。 展开更多
关键词 噪声 直接数字合成 DTMF 软件合成器 时钟相位
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新型全同步高分辨率DPWM设计
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作者 唐宁 谢颖君 《电子器件》 CAS 北大核心 2013年第3期349-352,共4页
数字控制在电力电子上的优点增加了数字脉冲调制器(DPWM)的使用。为了提高DPWM分辨率和工作频率,提出一种基于FPGA内嵌时钟管理器的新型DPWM结构。在输入时钟频率不变的情况下利用时钟的相位移动和时钟倍频设计使DPWM具有更高的分辨率... 数字控制在电力电子上的优点增加了数字脉冲调制器(DPWM)的使用。为了提高DPWM分辨率和工作频率,提出一种基于FPGA内嵌时钟管理器的新型DPWM结构。在输入时钟频率不变的情况下利用时钟的相位移动和时钟倍频设计使DPWM具有更高的分辨率和工作频率。在Spartan-3 FPGA的实验结果表明当输入时钟为50 MHz,DPWM的工作频率为1 MHz,分辨率可以达到625 ps。 展开更多
关键词 数字控制 数字脉冲调制器 时钟相位移动 FPGA 分辨率
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高速突发模式误码测试仪的FPGA实现方案 被引量:1
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作者 孙磊君 胡次惠 马超 《单片机与嵌入式系统应用》 2010年第6期44-47,共4页
突发模式误码测试仪与一般连续误码测试仪不同,其接收端在误码比对前要实现在十几位内,对具有相位跳变特点的信号进行时钟提取和数据恢复,并且在误码比对时须滤除前导码和定界符,仅对有效数据进行误码统计。本文提出一种基于FPGA实现的... 突发模式误码测试仪与一般连续误码测试仪不同,其接收端在误码比对前要实现在十几位内,对具有相位跳变特点的信号进行时钟提取和数据恢复,并且在误码比对时须滤除前导码和定界符,仅对有效数据进行误码统计。本文提出一种基于FPGA实现的高速突发模式误码测试仪设计方案,并介绍该方案的总体设计过程,以及FPGA中主要功能逻辑模块的工作原理和控制系统的设计。该测试仪应用于1.25GHz GPON系统突发式光接收模块的误码测试中,具有较好的性能和实际意义。 展开更多
关键词 突发模式 误码测试仪 时钟相位对齐 高速串行收发器
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全功能SPI接口的设计与实现 被引量:4
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作者 辛晓宁 孙文强 《电子设计工程》 2012年第23期153-156,共4页
SPI(Serial Peripheral Interface,串行外围接口)是Motorola公司提出的外围接口协议,它采用一个串行、同步、全双工的通信方式,解决了微处理器和外设之间的串行通信问题,并且可以和多个外设直接通信,具有配置灵活,结构简单等优点。根据... SPI(Serial Peripheral Interface,串行外围接口)是Motorola公司提出的外围接口协议,它采用一个串行、同步、全双工的通信方式,解决了微处理器和外设之间的串行通信问题,并且可以和多个外设直接通信,具有配置灵活,结构简单等优点。根据全功能SPI总线的特点,设计的SPI接口可以最大发送和接收16位数据;在主模式和从模式下SPI模块的时钟频率最大可以达到系统时钟的1/4,并且在主模式下可以提供具有四种不同相位和极性的时钟供从模块选择;可以同时进行发送和接收操作,拥有中断标志位和溢出中断标志位。 展开更多
关键词 全功能SPI 时钟极性和相位 串行通信 微处理器 中断控制
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Analysis and Design of a Phase Interpolator for Clock and Data Recovery 被引量:5
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作者 孙烨辉 江立新 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2008年第5期930-935,共6页
In this paper,a detailed analysis of a phase interpolator for clock recovery is presented. A mathematical model is setup for the phase interpolator and we perform a precise analysis using this model. The result shows ... In this paper,a detailed analysis of a phase interpolator for clock recovery is presented. A mathematical model is setup for the phase interpolator and we perform a precise analysis using this model. The result shows that the output amplitude and linearity of phase interpolator is primarily related to the difference between the two input phases. A new encoding pattern is given to solve this problem. Analysis in the circuit domain was also undertaken. The simulation results show that the relation between RC time-constant and time difference of input clocks affects the linearity of the phase interpolator. To alleviate this undesired effect, two adjustable-RC buffers are added at the input of the PI. Finally,a 90nm CMOS phase interpolator,which can work in the frequency from 1GHz to 5GHz,is proposed. The power dissipation of the phase interpolator is lmW with a 1.2V power supply. Experiment results show that the phase interpolator has a monotone output phase and good linearity. 展开更多
关键词 phase interpolator clock and data recovery CMOS
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试论UWSN时间同步方案及算法
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作者 吴先涛 《现代传输》 2019年第1期63-72,共10页
陆地无线传感器网(WSN)已开发了很多时间同步方案和算法。任何一种都不能直接用于水下传感器网(UWSN)。UWSN时间同步方案和算法必须考虑水声信号传播和节点移动给时间同步带来的问题。本文研究了这些问题,讨论了用于移动UWSN更好的时间... 陆地无线传感器网(WSN)已开发了很多时间同步方案和算法。任何一种都不能直接用于水下传感器网(UWSN)。UWSN时间同步方案和算法必须考虑水声信号传播和节点移动给时间同步带来的问题。本文研究了这些问题,讨论了用于移动UWSN更好的时间同步解决方案,如Mobi-Sync和NU-Sync。Mobi-Sync和NU-Sync考虑到相邻节点间移动的相关性或者多普勒效应,不同于早期的UWSN同步方案。 展开更多
关键词 水下无线传感器网 时钟频率偏斜 时钟相位偏差 时间同步算法 空间相关 多普勒效应
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一种降低电源峰值电流的电荷泵电路
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作者 王雪强 潘立阳 +1 位作者 伍冬 周润德 《电路与系统学报》 CSCD 北大核心 2012年第6期1-5,共5页
为了降低电荷泵电路启动过程中的峰值电流,本文提出了一种具有低峰值电流的电荷泵电路。该电路中采用N-相位时钟电路,产生N个相位不交叠的时钟信号,使得电荷泵启动过程中时钟电路仅对一个电容进行充放电,从而有效减少了电源峰值电流。Hs... 为了降低电荷泵电路启动过程中的峰值电流,本文提出了一种具有低峰值电流的电荷泵电路。该电路中采用N-相位时钟电路,产生N个相位不交叠的时钟信号,使得电荷泵启动过程中时钟电路仅对一个电容进行充放电,从而有效减少了电源峰值电流。Hspice仿真结果表明,电荷泵电路级数为4时,所提出的电路能够将电源峰值电流减少约50%。 展开更多
关键词 电荷泵电路 峰值电流 N-相位时钟电路
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基于TPS40140的板级供电方案实现与研究
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作者 闵田 赵咸红 《电视技术》 北大核心 2012年第7期38-41,共4页
电子技术迅速发展,从线性电源到开关电源,已经可以使设备电源做到小型化、低功耗,并成为当今电子信息产业发展不可缺少的一种电源方式。然而随着超大规模集成电路越来越多,对功率的需求越来越大,要实现一个大功率、低成本、小纹波的开... 电子技术迅速发展,从线性电源到开关电源,已经可以使设备电源做到小型化、低功耗,并成为当今电子信息产业发展不可缺少的一种电源方式。然而随着超大规模集成电路越来越多,对功率的需求越来越大,要实现一个大功率、低成本、小纹波的开关电源成为一个技术挑战。TPS40140采用多个PWM控制器堆叠,从而可以很好地实现多相位工作的方法。 展开更多
关键词 开关电源 PWM 相位时钟同步
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Realization of 40 GHz Short Time Windows and Their Applications in High Speed Optical Time Division Multiplexing Systems 被引量:1
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作者 Li Yan Wu Jian 《China Communications》 SCIE CSCD 2012年第8期40-51,共12页
Optical Time Division Multiplexing (OTDM) is known to be capable of transmitting single channel high bit rate data stream with low speed electro-optical components. A cost-effective, compact and stable short time wi... Optical Time Division Multiplexing (OTDM) is known to be capable of transmitting single channel high bit rate data stream with low speed electro-optical components. A cost-effective, compact and stable short time window with low insert loss, low phase noise, low timing-jitter and high speed performance is essential for ultra-high speed OTDM systems using phase and amplitude modulation formats. In this paper, we review three promising methods to obtain 40 GHz short time window including Electro-Absorption Modulator (EAM), Dual-Parallel Mach-Zehnder Modulator (DPMZM) and Fiber Loop-Polarization Modulator (FL-PolM). Sub-picosecond short pulse source generation, optical time division denlaltiplexing and clock recovery are realized respectively by using the short time window based on the three methods. By using DPMZM based pulse source and EAM based Clock Recovery (CR) and dermltiplexer, error free transmission of 640 Goit/s (160 Gbaud/s Pol-Mux DQPSK) single channel signal over 400 km single mode fiber is proven to be experimentally successful. 展开更多
关键词 optical fiber conmmnication optical time division nmltiplexing optical tirre switch
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通用IC
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《电子产品世界》 2003年第06B期95-96,共2页
关键词 德州仪器公司 相位噪声时钟合成器 CDC7005 晶体振荡器
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一种应用于时间交织模数转换器的低抖动延迟锁定环
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作者 汪雨雯 叶凡 任俊彦 《复旦学报(自然科学版)》 CAS CSCD 北大核心 2014年第3期380-386,共7页
设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定... 设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65nmCMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110MHz,电路整体功耗1.6mW,锁定时间小于1.2μs,均方根抖动为8.1μs,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3ps. 展开更多
关键词 时间交织模数转换器 延迟锁定环 鉴频鉴相器 相位时钟
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