一种新型低抖动快速锁定时钟稳定电路

介绍了一种新型低抖动快速锁定时钟稳定电路。该电路通过检测输入时钟信号的上升沿,产生一个尖峰脉冲和一个精确延迟半个周期的尖峰脉冲,共同组成一个稳定的低抖动时钟。该电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,在100 MHz输入时钟频率下,输出时钟抖动为56 fs,电路的功耗仅有35 mW。

一种用于高速高精度A/D转换器的时钟稳定电路

设计了一种完全满足高速高精度流水线A/D转换器的时钟稳定电路。通过在延迟环路中加入启动电路,使环路能在小于300 ns内快速锁定占空比,锁定精度为50%±1%。拥有20%-80%的占空比输入,且能很好地抑制外部时钟抖动,时钟抖动小于100 fs。电路采用0.35μm工艺制作,芯片面积为0.5 mm×0.3 mm,在3.3 V电源电压下,功耗小于78 mW。

一种基于全差分积分器的时钟稳定电路设计

设计了一种用于超高速A/D转换器的时钟稳定电路。利用全差分连续时间积分器将差分时钟信号的占空比量化为电压信号,再通过跨导放大器产生控制电流来调整输出时钟的共模电平,达到调整输出时钟占空比的目的。电路采用0.18μm标准CMOS工艺进行设计,工作电压为1.8V,在2GHz的最高时钟频率下,将占空比为20%~80%的输入时钟信号调整为（50±1）%,输出时钟抖动小于132fs,具有抑制时钟抖动的能力。

一种基于差动放大器的超高速脉宽调整电路

设计了一种用于超高速A/D转换器的脉宽调整电路。以基准输出电压为参照,利用差动放大器输出控制时钟输出占空比,最高可工作在1.7 GHz时钟频率下,锁定精度为50%±1%;拥有20%～80%占空比输入,且能很好地抑制时钟抖动。电路采用0.18μm工艺制作,芯片面积为0.3 mm×0.1 mm,在1.9 V电源电压下,功耗小于40 mW。

一种新型差分脉宽控制环路的设计

设计了一种新型时钟稳定电路—差分脉宽控制电路。用参考电路产生参考电压,避免因采用环形振荡器等方法产生大的时钟抖动。同时,在控制电路部分用交叉耦合正反馈来调节时钟占空比。该电路采用0.18μm工艺,电源电压为1.9 V,输入时钟占空比调节范围为25%~75%,时钟频率为2 GHz,时钟抖动小于200 fs。