时钟缓冲器附加抖动分析

附加抖动是时钟缓冲器的一项关键指标。从相位噪声的角度对附加抖动计算公式进行了理论推导,证明了附加抖动计算公式的正确性。通过对时钟缓冲器的实际测试,从实测角度对附加抖动计算公式的推导进行了验证。结合附加抖动计算公式,给出了时钟缓冲器附加抖动测试中的注意事项,以保证测试结果的准确性。

低功耗时钟树的结构分析和缓冲器优化

低功耗芯片设计的关键之一是低功耗时钟树设计。本文首先讲解了"时钟树消耗"概念作为评估低功耗时钟树水平的指标,然后提出了三种低功耗时钟树结构分析方法,分别是:基于子时钟树的"平衡缓冲器消耗"检查,时钟再汇聚路径检查和时钟单元连接检查。通过这些方法,可以找到时钟树中的低效结构,改进时钟树功耗。最后,文章介绍了一种时钟树的直接优化方法,通过查找和删除冗余时钟缓冲器,改善时钟树效率、降低时钟树消耗。

基于BUFGMUX与DCM的FPGA时钟电路设计

与ASIC(专用集成电路)的时钟电路相比,基于FPGA(现场可编程门阵列)的时钟电路有其自身的特点。FPGA一般提供专用时钟资源搭建时钟电路,相应的综合工具也能够自动使用这些资源,但是针对门控时钟和时钟分频电路,如果直接使用综合工具自动处理的结果,会造成较大的时钟偏差。通过合理使用DCM(数字时钟管理单元)和BUFG-MUX(全局时钟选择缓冲器)等FPGA的特殊资源,手动搭建时钟电路,可以尽可能地减少时钟偏差对电路时序的影响。

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.