支持非接触时钟自适应功能测试的仿真器设计

本文提出了一种支持非接触时钟自适应功能测试的仿真器设计,仿真器通过仿真器管理模块和仿真器硬件实现能量通路选择和能量变化控制,提供给芯片仿真模块变化的能量,以实现芯片时钟自适应功能的测试。本设计支持非接触接口正常通信功能,同时支持能量随机变化的时钟自适应功能测试。通过仿真器内部控制能量大小的变化,不需要人工或自动装置移动设备来改变能量的大小,操作简便节约成本,提高了开发和测试效率。

基于自适应门控时钟的CPU功耗优化和VLSI设计

提出了一种CPU的功耗优化方法,即通过自适应时钟门控来解决CPU中由于流水线阻塞、浮点处理器（FPU）和多媒体协处理器空闲所导致的动态功耗浪费.首先,设计了模块级自适应时钟门控单元,并通过芯片内部硬件电路来自动监测上述模块是否空闲,模块空闲时时钟关闭,从而消除了不需要的时钟翻转带来的模块内部动态功耗消耗.然后,将自适应时钟门控单元应用于国产处理器Unicore-2中,对其流水线阻塞、FPU和多媒体协处理器空闲的产生进行功耗优化.最后,基于TSMC 65 nm工艺下已流片芯片的网表和寄生参数文件,通过反标芯片的波形获得电路翻转率,并用Prime Time PX工具进行了功耗仿真.仿真结果表明,利用本方法运行Dhrystone,Whestone和Stream三个典型测试程序时可获得18%-28%的功耗收益,其面积代价可以忽略,并对CPU性能没有影响.

ATM电路仿真设备中自适应时钟恢复算法的设计与实现

ATM技术很好地解决了数据的透明传送问题,但定时信息在ATM网中的传递透明性由于统计复用而受到损害,而时钟同步是电路仿真业务的关键问题。文中介绍了自适应时钟恢复算法的背景,原理及其具体设计方案,提出了一种基于状态机的算法,对时钟捕捉的精确度作了理论分析,并给出来部分实验结果。

一种改进的自适应时钟算法

针对LIRS算法结构复杂、适应性差的不足,提出一种改进的自适应时钟算法。在LIRS算法基础上借鉴Clock算法思想,简化算法组织结构,加强对不同数据访问模式的适应性和捕获高频数据的能力。实验结果证明,与LIRS算法及2种传统替换算法相比,自适应时钟算法在命中率上有更好的表现,较好地满足用户对Cache高命中率和占用额外计算资源少的要求。

自适应时钟技术在芯片设计与验证中的应用

随着嵌入式处理器和DSP性能的迅速提升,传统的JTAG接口设计已经无法满足高速仿真器与高速目标芯片之间的时序要求。在此,提出一种双向同步自适应时钟技术,它不仅能够在仿真器与目标芯片间实现稳定可靠的信号传输,还可以根据目标芯片的时钟频率变化,动态地调整JTAG信号的传输速度,使整个调试系统始终工作在最佳状态。此外,利用该技术还成功地解决了软/硬件协同验证中真实系统与硬件模拟器之间信号传输的难题。

E1非结构化伪线仿真的自适应时钟及时延对称设计与实现

为实现分组交换网络与现存的电路交换网络兼容,使用伪线仿真技术屏蔽电路交换网络与分组交换网络的差异,实现2种网络无缝连接。以伪线仿真、E1伪线仿真协议为基础,重点介绍了一种伪线仿真中自适应时钟的实现方法和双向时延不对称的解决方法,实验数据表明该方法可以将E1伪线仿真双向时延控制在2μs内。

基于自适应占空比调整的Buck-Boost型DC-DC变换器瞬态响应增强方法

针对传统脉冲宽度调制(PWM)峰值电流模的DC-DC变换器面临的瞬态响应能力有限的问题,提出了一种应用于Buck-Boost型变换器的瞬态响应增强方法,通过自适应时钟控制和DAC输出可变基准电压共同作用使得占空比迅速饱和,进一步提升了电感电流转换速率,从而加速瞬态响应;同时针对传统的负载瞬态检测产生的固有延时以及无法应用于动态电压调节(DVS)的系统等诸多的问题,提出了一种基于占空比采样的快速瞬态检测方法,该方法检测精度高、速度快且受PVT的影响较小.基于0.18μm高压BCD工艺,对提出的方法进行了具体电路设计与版图寄生参数提取,仿真验证结果表明:时钟频率为1~2 MHz,负载电流在5 ns内从-20 mA快速步进至-620 mA的设计环境下,本文提出的瞬态增强方法使得负载瞬态响应的过冲/跌落电压降至33 mV/39 mV;过冲/跌落恢复时间降至5μs/12μs.相比于现有系统,减小了62%/56%的过冲/跌落电压;过冲/跌落恢复时间减小了92%/80%,为快速瞬态响应的PWM峰值电流模DC-DC提供了一定理论支撑.

以太网电路仿真技术的时钟同步研究

在数据业务膨胀的今天,实现电信级的电路仿真业务是MEF的目标.而时钟同步和时钟恢复则是电路仿真业务面临的主要技术挑战.本文简要介绍电路仿真业务的基本概念,详细的介绍了时钟同步问题,并对实现时钟同步给出了相关的办法.以达到更好地实现电路仿真业务.

PTN中网络负荷变化对CES ACR时钟恢复影响的补偿算法

PTN中网络负荷的变化将导致CES包的时延变化,从而使恢复的时钟产生漂移。提出了一种CES包的时延测量和补偿算法,可有效降低PTN中网络负荷变化导致的CES的ACR恢复时钟的漂移。按G.8261网络负荷模型,用算法补偿后ACR的恢复时钟漂移相比于无补偿的情况可降低75%。算法仅依赖于单向的分组到达时间,无需双向协议,因此易于实现。

分组传送体制下的时钟特性

在OTN与PTN成为城域传送网主流技术的今天,网络定时分配和业务时钟恢复出现许多新的特性,本文围绕这两种技术体制的特点以及可能的组网状况,对传送网的时钟特性进行分析和阐述。

基于自适应动态时钟通信的二阶多智能体系统完全分布式一致性

针对无向通信拓扑下二阶多智能体系统的一致性问题,本文提出了一种基于自适应动态时钟的新型事件触发控制策略.智能体根据自身的动态时钟来确定触发时刻,在触发时刻向邻居广播自身的状态信息并自适应重置时钟.每个智能体只获取邻居在触发时刻的状态信息,且仅依赖自身的状态和邻居在触发时刻的状态来更新时钟和控制信号,无需使用邻居的实时状态信息,也无需使用通信拓扑的任何全局信息.所设计的控制策略有效避免了连续通信,并且是完全分布式的.利用代数图论以及Lyapunov稳定性分析方法证明了所提出的控制策略能保证系统是渐近稳定的并且不存在Zeno行为.仿真示例进一步验证了所提出控制策略的有效性.

TP RAM的低功耗优化设计及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM,在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。为了进一步降低功耗,使用自适应门控时钟,对地址总线进行格雷编码。将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPC工艺成功流片,die size为10.5 mm×11.3 mm,功耗为17.07 W。测试结果表明,优化后的RAM面积减少了25.2%,功耗降低了43.07%。

基于数字锁相环的FPGA多通道频率测量系统设计

针对传统频率测量电路复杂、采集速度较慢的问题,基于FPGA(现场可编程逻辑门阵列),采用全数字锁相环对待测量信号进行倍频,辅以自适应时钟模块、计数模块和串口接收发送模块,设计了多通道频率测量系统,从而达到精简电路并实现对多路待测信号的快速精准测量。实验结果表明,对于100 Hz~10 MHz频率的稳定信号,测量时间仅为100 ms,与标准频率计相比,相对误差<0.5 ppm(1 ppm=10^(-6))。可用于多路频率信号的实时采集测量。

一种高性能低功耗的密码SoC平台

针对密码片上系统(SoC)平台适用性不高的问题,设计实现一种高性能低功耗的密码SoC平台。集成自主设计的密码协处理器单元,支持多种密码算法,设计自适应门控单元,实时调整时钟状态,提供多种高低速通信接口,以完成对外数据交换。实验结果表明,该平台能完成多种密码操作,具有较低的功耗和较高的数据吞吐率。

TDMoIP关键技术以及IP电路仿真

本文主要介绍TDMoIP的各项关键技术,包括时钟恢复技术、时延保证技术、伪线路技术等,并对TDMoIP与VoIP的技术以及可行性、IP电路仿真与ATMAAL1传输技术进行比较,最后简要介绍IP电路仿真可靠性保障的一些技术。

传统空管业务在未来新一代网络中的接入探讨

本文介绍传统空管业务在接入到新一代基于IP的卫星通信网时存在的问题，并就TDMoIP的各关键技术和相应空管解决方案进行了探讨，对TDMoIP与VoIP的技术以及可行性、IP电路仿真与ATM AAL1传输技术进行了比较，并简要介绍IP电路仿真在空管未来网络中的可靠性保障问题。