高速比较器与时钟驱动器电源模块电磁敏感性研究

高空电磁脉冲(HEMP)能够对电子器件或系统产生不可忽视的电磁脉冲效应。选取高速比较器与时钟驱动器,采用脉冲电流注入(PCI)的实验方法研究这两种器件电源模块的电磁敏感性。试验结果表明:双指数脉冲电流的上升沿是引起高速比较器与时钟驱动器输出扰动的主要原因,且扰动幅度都受到注入脉冲电流幅值的影响;高速比较器工作在不同电平时电源模块的电磁敏感性不同;高速比较器与时钟驱动器在不同工作频率下会表现出不同的电磁敏感性。研究结果对电子器件或系统的电磁敏感性分析与加固具有一定的指导意义。

一款高性能时钟驱动器电路的设计

时钟器件芯片可以实现通信网定时同步、时钟产生、时钟恢复和抖动滤除、频率合成和转换、时钟分发和驱动等功能。在系统设计中,选用好的时钟驱动芯片,可以省去系统时钟树设计,既节省空间,又提高系统性能。介绍一款高性能时钟驱动器的集成电路设计方法,主要性能要求有:低传播延时、低输出偏斜、低输出抖动、抗电磁干扰能力、抗ESD能力,一一详述了达到各项要求的设计。

摩托罗拉智能动态时钟驱动器系列

全新的硅锗时钟驱动器提供单片时钟生成和切换解决方案,有效提高计算、联网以及电信系统的可靠性。

MPC96877：时钟驱动器

飞思卡尔半导体公司推出新型用于DDR-2 SDRAM存储器模块的PLL时钟驱动器MPC96877，满足DDR-2应用的功率、信号和频率的要求，应用在计算、网络存储和通信领域。

摩托罗拉智能动态时钟驱动器系列

全新的硅锗时钟驱动器提供单片时钟生成和切换解决方案,有效提高计算。

赛普拉斯提供高性能PPL时钟驱动器样片

时钟技术解决方案领域的全球领先厂商-赛普拉斯半导体公司日前发布CY2SSTV857-32样片,该解决方案是业界速度最快的锁相环(PLL)时钟驱动器之一,非常适用于可寄存双列直插式内存模块(DIMM)。该款新器件可以在高达230MHz的时钟频率下工作,超出了联合电子设备工程协会(JEDEC)对DDR400标准所定义的规范。Cypress可提供DDR1

飞思卡尔PLL SDRAM时钟驱动器最高频率达500MHz

飞思卡尔(Freescale)半导体公司推出用于DDR-2 SDRAM存储器模块的新型PLL时钟驱动器——MPC96877。这款高性价比时钟驱动器解决方案符合DDR-2应用对于功率、信号和频率的要求，适用于计算、网络存储和通信领域。

新型时延可控时钟网络驱动器及其应用

传统的时钟偏差调整方法在应用于超深亚微米工艺时，由于流程各阶段时序一致性的降低会产生失效问题．为此，提出了一种可重构的时延可控时钟网络驱动器（DCCB）的物理设计．该设计可以通过内部结构的重新配置来改变CMOS管的连接方式、连接级数以及各级的驱动能力，从而获得不同的传输延时．利用此特性，基于电路版图时序分析，通过重构DCCB单元进行时钟偏差调整，优化时钟周期．实验结果表明，与传统方法相比，此方法对时钟周期的缩减比例提高了10％～17％，而芯片面积及功耗保持不变．

杰尔系统推出新的时钟调制器驱动器芯片

杰尔系统近日推出高集成度的10GB 时钟同步调制器驱动器芯片 TCMD0110G,该芯片为中远距离光纤网 络中的关键部件,整合了一些先前分离 实现的功能,减少了元器件数量并降低 了抖动,从而简化了设计。其中,降低抖 动能提高激光器性能。该驱动器芯片的 目标应用是10GB和12.5GB转发器 （transponder）或光收发器、SONET/ SDH线路卡、光中继器（repeater）及光测 试设备。

一种可补偿高频衰减的差分时钟驱动电路

基于65nm CMOS工艺,提出了一种能将差分时钟信号驱动到传输线上并且能将全摆幅差分时钟信号转换为低摆幅差分时钟信号的驱动电路。该时钟驱动电路改善了传统驱动电路无法补偿传输线的高频衰减且结构复杂的问题。采用Spectre软件对电路进行了仿真验证。仿真结果表明,所有工艺角下,温度在-40℃~125℃、电压在1.08~1.32V范围变化时,该时钟驱动电路可将1GHz工作频率的时钟信号转换为占空比为50%的低摆幅信号,该低摆幅信号在接收端可恢复为所需的轨到轨差分信号。该时钟驱动电路具有较好的高频传输特性。