基于时延滤波的TI ADC采样时间失配校准算法

针对时间交织型模数转换器(TI ADC)子通道间的采样时间失配,提出了一种基于时延滤波的校准算法。该校准算法是一种纯片外校准算法,在片外进行FFT分析并重新拟合理想信号,提取每个子通道信号的时延偏差,再由此偏差计算每个子通道对应的FIR滤波器系数,完成时延偏差的补偿。该校准算法解决了子通道间采样时间失配导致的TI ADC精度不足的问题。将该算法应用于12 GS/s 12 bit ADC交织板。结果表明,无杂散动态范围(SFDR)平均提升了31.356 4 dBc,有效位数(ENOB)平均提升了3.177 6 bit。

基于比较器亚稳态抑制技术的8位320 MS/s SAR ADC

提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s的逐次逼近型模数转换器(SAR ADC)。该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率。同时,提出一种转换时间复用技术,使ADC能在转换与采样模式之间快速切换。与传统技术相比,随着工艺角、电源电压和温度(PVT)的变化,ADC的采样时间会被最大化。基于65 nm CMOS工艺,设计了一种8位320 MS/s SAR ADC。芯片测试结果表明,在1 V电源电压下,功耗为1 mW,信号噪声失真比(SNDR)>43 dB,无杂散动态范围(SFDR)>53.3 dB。SAR ADC核的芯片面积为0.021 mm^2,在Nyquist采样率下,优值为29 fJ/step。

一种双采样1.2V 7位125MS/s流水线ADC的设计

为了满足片上系统对模数转换器的低功耗和高性能的要求,设计并实现了一种1.2V7位125MS/s双采样流水线模数转换器.该模数转换器采用了一种新的运算放大器共享技术以及相应的时序关系,从而消除了采样时序失配问题,并减小了整个模数转换器的功耗和面积.该模数转换器采用0.13μm CMOS工艺实现,测试结果表明,该模数转换器的最大信噪失真比为43.38dB,有效位数为6.8位.在电源电压为1.2V、采样速率为125MS/s时,该模数转换器的功耗仅为10.8mW.