一种全数字前馈式时间交织模数转换器时间误差后台校准算法

该文设计实现了一种全数字前馈式时间交织模数转换器(TIADC)时间误差校准算法,其中采样时间误差提取采用改进的时间误差函数求导模块的前馈式提取方法,可以提高在输入信号频率较高时误差提取的准确度;同时,为了降低误差提取单元的复杂性,采用了以减法实现的时间误差函数;最后,采用基于1阶泰勒补偿完成时间误差的实时校正。仿真验证表明,应用于4通道14位TIADC系统,当输入信号为多频信号时,系统动态性能无杂散动态范围(SFDR)从48.6 dB提高到80.7 dB。与传统基于前馈校准结构对比,可以将有效校准输入信号带宽从0.19提高到0.39,提高了校准算法的应用范围。

基于记忆多项式的时间交织模数转换器自适应非线性失配校正方法

为了提高时间交织模数转换器(TIADC)的有效分辨率,需要对其通道之间的线性/非线性失配误差进行估计和补偿。该文针对M通道TIADC的带有记忆效应的非线性失配误差提出了一种自适应盲校正算法。通过子通道重构结构(SCR)重构非线性误差信号,并通过滤波降采样最小均方(FDLMS)算法估计非线性失配误差系数。实验仿真结果表明,该方法可以有效校正带有记忆效应的非线性失配误差,并且可以大大降低实现难度和硬件资源消耗。

低功耗时间交织12位500MS/s电荷域ADC

针对外部输入共模电荷变化及失调误差对高速电荷域流水线模数转换器精度产生限制的问题,提出了一种输入共模电荷前馈补偿电路和一种失调误差数模混合前台校准技术,可对输入共模电荷变化产生的共模电荷误差量和失调误差进行补偿.基于所提出的输入共模电荷前馈补偿电路和失调误差前台校准技术,在1P6M0.18μm CMOS工艺条件下设计了一款12bit、500MS/s时间交织电荷域流水线模数转换器.测试结果表明,该模数转换器样片在全速采样时对于19.9MHz正弦输入信号转换得到的无杂散动态范围为77.5dB,信噪失真比为62.7dBFS;并且输入共模电压在1.2V内变化时模数转换器的信噪比波动小于3dB,而功耗为220mW,有源芯片面积为624mm2.

一种应用于时间交织模数转换器的低抖动延迟锁定环

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环，实现了12相时钟输出和6倍频输出功能．论文提出了一种基于信号通路切换的鉴频鉴相器，有效减小了工艺、电压、温度等对延迟锁定环性能的影响，优化了环路的抖动性能．延迟锁定环采用65nmCMOS工艺设计，芯片面积90μm×110μm，版图仿真验证其工作频率范围40～110MHz，电路整体功耗1．6mW，锁定时间小于1．2μs，均方根抖动为8．1μs，可满足模数转换器对时钟的要求．论文所采用的切换型鉴频鉴相器，相比于传统的鉴频鉴相器，其输出时钟的均方根抖动减小了19．3ps．

时间交织ADC时间失配后台数字校准算法

提出了一种数字后台校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法是基于对输入信号统计的思想,在后台通过分析输入信号的统计特性获得误差信息,再反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法硬件消耗小,对输入信号的频率没有限制,可以扩展到任意通道数。对于一个8通道12位TIADC,当输入信号频率fin/fs=0.487时,MATLAB仿真结果表明,采用该算法校准后,SNR从校准前的33.8dB提高到74.0dB,证明了该校准算法的有效性。

基于FPGA的超高速时间交织ADC后台校准技术

针对时间交织模数转换器(TI-ADC)三项主要失配误差(采样时间间隔失配误差、偏移失配误差和增益失配误差),提出一种基于FPGA的数字后台校准技术.失配误差值可通过校准算法得出,此校准算法基于统计近似的数学方法.反馈调节被用来减少TI-ADC的三项主要失配误差.此技术采用片外校准方式,校准算法在FPGA内部完成,校准调节电路在TI-ADC内部完成.实验结果表明:TI-ADC校准后与校准前比较,平均有效位数(ENOB)和平均无杂散动态范围(SFDR)分别提高0.58和11.28d Bc,验证了该后台校准技术的有效性.

一种基于压缩感知的无冗余通道时间交织ADC随机化方法

在时间交织ADC结构中,本文基于压缩感知理论提出一种无冗余通道随机化方法.利用随机数决定当前通道ADC是否采样,当有多个通道ADC空闲时随机选择某个通道进行采样,实现时间交织ADC的欠奈奎斯特随机化采样.在此基础上,基于观测矩阵和正交匹配追踪算法对时间交织ADC的数据进行重建,获得完整的ADC量化结果.通过MATLAB对本文提出的基于压缩感知的时间交织ADC通道随机化方法进行建模,在给定采样时间失配条件下,本方法将时间交织ADC的SFDR从53.1 dB提高到65.5 dB,提升12.4 dB,有效提高了ADC的动态性能.

带通采样时间交织ADC的一种时间失配校正算法

令多个模拟-数字转换器(ADC)通过时间交织的方式进行轮流采样是成倍提升ADC系统采样率的重要途径。然而,多个采样通道间存在的误差和失配将在采样结果中引入杂散。文中针对通道间的时间失配,提出一种适用于射频带通直采的ADC校正算法。该方法利用频域上信号分量和杂散分量间由时间失配量决定的定量关系导出校正参数,进而实现对插零后各通道采样结果的修正。仿真结果表明:文中提出的算法可在准确测量的基础上对大范围内的时间失配实现较为理想的校正,且能够适应包括低通采样、带通采样和偶数、奇数通道数等在内的多种场景。

一种用于时间交织型SAR ADC的电容校正技术

时间交织型SAR ADC对包括电容失配在内的通道间失配较敏感,其中电容失配既包括通道内的失配也包括通道间的失配,是影响时间交织型SAR ADC性能的重要因素。为了提升时间交织型SAR ADC的性能,基于对SAR ADC中DAC电容失配对时间交织型SAR ADC影响的分析,结合单通道低速工作SAR ADC的电容校正方法,提出了一套适用于时间交织型SAR ADC的电容校正方法,实现了超过9 dB的SFDR和超过2.5 dB的SNDR性能提升。

一种基于时间交织逐次逼近结构的高速低功耗ADC设计

本文介绍了一种采用28nm CMOS工艺实现的12位高速低功耗模数转换器。为了在低功耗的基础上实现高速模数转换,本设计选择时间交织结构为系统架构,单通道ADC采用逐次逼近结构。单通道SAR ADC采样速率90MS/s,4通道时间交织实现360MS/s的采样速率。测试结果表明,该ADC在360MS/s采样速率和33MHz输入信号频率下,测得的信噪失真比(SNDR)和无杂散动态范围(SFDR)分别为62.1dB和71.2dB,功耗为148mW。

一种带参考注入信号的TIADC时间失配校准算法

提出了一种带参考注入信号的校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法引入参考注入信号,参考注入信号通过采样保持电路(sample hold circuit,S/H)后,利用TIADC的各子通道时钟依次控制S/H,对其输出后的值进行运算获得时间误差,再将时间误差反馈回多相时钟产生器,利用可变延迟线实现时间失配的补偿。该算法运算简单,消耗的硬件资源低,对输入信号没有限制,可以扩展到任意通道。算法应用于一个4通道12 bits的TIADC,当输入信号的归一化频率f_(in)/f_s=0.485 0,设定的最大误差为1.0% T_s时,MATLAB仿真结果表明,经过本算法校准后的SFDR从31.009 4 dB提高到了95.627 0 dB,SNDR从31.074 9 dB提高到了73.480 5 dB,证明了该校准方案的有效性。

带单bit参考通道的TIADC时间失配校准

提出了一种带单bit参考通道的校准算法,用于校准时间交织模数转换器(Time-interleaved analog-todigital converter,TIADC)的时间失配误差。该算法引入一条单bit的参考通道,其输出与TIADC子通道的输出进行相关运算获得误差信息,然后反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法只引入了一条单bit的参考通道,硬件消耗低,对输入信号的频率没有限制,且可以扩展到任意通道数。算法应用于一个4通道12bits的TIADC,当输入信号归一化频率fin/fs=0.484 8时,MATLAB仿真结果表明,经本算法校准后SNR从14.39dB提高到73.92dB,证明了该校准方案的有效性。

频率交织ADC系统中的误差研究

由偏置误差、增益误差、时间误差组成的通道失配误差和模拟实现误差是频率交织模数转换器(ADC)系统的两类主要误差源,会对系统全局性能产生恶化影响。该文针对频率交织ADC系统的误差进行了深入研究,研究结果表明引起实现误差的采样滤波器实际工作的频率响应是数学可测的,通道失配误差会造成输出信号频谱有规律地出现杂散尖峰。理论推导和仿真验证均证实增益误差和时间误差引起的输出杂散频率位置相同但相位有差异,而偏置误差引起的尖峰幅值则与输入频率无关,这对开展误差补偿及校准工作具有支撑作用。

基于参考信号注入的TIADC时间失配校准算法

提出了一种基于参考信号注入的TIADC时间失配后台校准算法。该校准算法统计通道间的参考信号过零点个数,比较相邻2个峰值的大小,计算得出误差系数,并将该误差系数反馈回时钟采样控制单元进行校正。采用Simulink软件建立12位5通道TIADC模型,仿真结果表明,当f_(in)/f_s≈0.040 3时,有效位数从8.1位提升到11.8位,验证了算法的可行性。算法中的时间失配误差提取与TIADC分开,并行处理,保证了输入信号在整个奈奎斯特频率范围内不受影响。该校准算法消耗资源少,易于硬件实现。

适用于TIADC时间误差校准的斩波调制算法

传统的时间交织模数转换器(TIADC)时间误差斩波调制校准算法无法向多通道推广,改进的时间误差斩波调制校准算法将单通道与相邻通道输出相加后分别斩波再求和来提取出时间误差,使其能适用于任意通道误差的提取,时间误差补偿采用一阶泰勒近似来实现,避免了传统算法中复杂滤波器设计。然而,当输入信号频率超过子通道奈奎斯特频率时,校准算法的校准方向会出错,从而导致校准失败。因此,设计了一种校准方向修正算法,能够满足整个系统奈奎斯特频率范围内的有效校准。仿真结果表明,应用于一个4通道、1 GS/s、12位的TIADC,当输入信号频率为450 MHz时,系统的信号噪声畸变比(SNDR)由28.4提高到73.1 dB,系统的无杂散动态范围(SFDR)由30.7提高到88.9 dB。

一种适用于多频输入的TIADC时间失配误差校准方法

针对时间交织模数转换器(TIADC)通道间存在的采样时间失配误差问题,提出了一种基于劈分互质通道组的全数字校准方法。该方法从参考通道的角度展开分析,使用了一种适用性广、推导过程简单的采样时间失配误差提取方法。分析了输入多频信号时,使用三点或五点求导法的泰勒补偿校准效果较差的问题根源,并提出了一种适用于劈分互质通道组的无导数插值补偿方法。建立了一个1 GS/s的12位TIADC模型进行仿真验证,当多频输入包含10个在奈奎斯特频率范围内平均分布的频率点时,校准后的SFDR提升了28.51dB,与使用五点求导法的一阶泰勒补偿相比改善了22.85dB。

基于导数相乘的TIADC时间失配误差校准算法

提出了一种校准时间交织模数转换器(TIADC)时间失配误差的全数字后台算法。该算法利用信号与其导数正交的特性来估算时间失配误差相关量,采用最小均方(LMS)迭代算法估算时间失配误差值。该算法不需要参考通道,硬件消耗很低,可以校准多频信号,实现宽带宽输入。提出的变步长LMS迭代算法提高了时间失配误差的收敛速度,保证了误差校准的实时性。基于FPGA验证平台,建立了四通道8 bit 1 GHz TIADC的时间失配误差模型。结果表明,当输入信号归一化频率fin/fs为0.414时,采用该算法校准后的ENOB从5.58 bit提高到7.75 bit,SFDR从38.64 dB提高到67.51 dB。

基于以太网通信的高采样率ADC交织校准实现

提出了一种针对高采样率时间交织模数转换器(TIADC)存在的失调失配误差(Offset)、增益失配误差(Gain)、时间失配误差(Skew)的片外交织校准实现方案,基于统计近似的时间交织校准算法,通过以太网通信将待校准通道量化信息传入PC机进而提取失配参数,负反馈的形式对误差进行补偿。该方案不受高速数据传输解扰与同步的影响,在误差提取阶段不消耗逻辑资源,支持各类大规模、大消耗校准算法,开发周期短。应用于自主研发的3GS/s-12bit四路交织TIADC中,在存在其他非理想因素情况下,在2.5G输入信号带宽内,测试结果显示采用交织校准算法技术后,ADC有效位数(ENOB)平均提高了2.69bits,校准后的无杂动态范围(SFDR)平均提高了29.73dBc,证明该算法及校准方案的有效性。

TIADC中采样时间失配误差的反馈式校准技术

文章针对时间交织模数转换器(time-interleaved analog-to-digital converter,TIADC)通道间采样时间失配误差的校准,提出了基于最小均方(least mean square,LMS)自适应迭代提取采样时间误差的通用方法,并据此设计了一种基于互相关原理的反馈式校准结构,该结构可实现过奈奎斯特频域的宽带宽单频输入信号的校准,且适用于任意通道数;建立了一个1 GS/s的12-bit TIADC模型以仿真验证,当输入信号归一化频率fin/fs=0.474时,校准后的有效位数(effective number of bits,ENOB)从4.64 bits提高到11.96 bits。该文对于此类反馈式全数字后台校准技术的实现具有借鉴意义。

适用于TIADC的高精度时间失配误差校准算法

设计了一种适用于TIADC的高精度时间失配误差校准算法。基于相邻通道信号互相关原理,对相邻通道的输出信号作相关运算来估计时间失配误差,再利用基于泰勒级数展开的高阶误差校准方法进行误差校正。误差估计模块与校准模块构成一个反馈环路,可以实现误差的实时跟踪和校正。校准算法行为级仿真结果表明,在12位1GHz四通道的TIADC中,当输入信号归一化频率fin/fs=0.477 1时,校准后系统的ENOB提高到11.85位,SNR提高了43dB以上,校准效果明显。相比已有的校准算法,该校准算法具有更高的校准精度,不受通道数的限制,结构更简单,且在整个奈奎斯特频率范围内都适用,非常适合工程应用。