基于有限元分析的扇出型晶圆级封装组装工艺热循环仿真评价

本文对扇出型晶圆级封装(Fan out Wafer Level Package,FOWLP)组装工艺的热可靠性进行仿真评价,对关键技术及失效机理进行分析,针对某款基于该项技术的典型封装结构,建立其1/4结构有限元仿真模型,并对在典型军用温度循环条件下的热可靠性进行仿真分析。通过分析FOWLP关键结构在典型航天器用热循环条件下的应力及位移情况,确定了可能引起扇出型晶圆级封装失效的可靠性薄弱点。

金锡键合在薄膜体声波滤波器晶圆级封装中的研究

薄膜体声波滤波器(FBAR)作为一种无源、体积小和耐功率高的器件,被广泛应用于射频信号处理中。晶圆级气密封装作为小型化封装的代表,在各种高可靠性应用场景中占据重要地位。金-金键合和金-锡键合被广泛应用于薄膜体声波滤波器的气密性晶圆级封装中,但金-锡键合在工艺上更易实现。该文针对金-锡键合在气密性晶圆级封装中的应用进行了研究,在保证键合强度的情况下制作了3 GHz滤波器样品,其性能测试一致性良好,可靠性达到要求。

扇出型晶圆级封装专利技术现状

随着半导体技术逐渐密度化和高集成度化,半导体先进制造工艺逐步趋于极限,芯片信号的传输量与日俱增,引脚数逐渐增加,封装行业逐渐由传统的双列直插式封装、小外形封装、引脚阵列封装逐渐走向焊球阵列封装、芯片尺寸封装、倒装、晶圆级封装、三维封装等封装形式。

一种晶圆级封装的MEMS数控衰减器

设计实现了一种晶圆级封装的三位MEMS数控衰减器,工作频段DC~15 GHz,衰减范围0~35 dB,步进5 dB。衰减器采用MEMS工艺实现,信号传输采用共面波导(CPW)结构,6个直接接触式悬臂梁MEMS开关对称放置实现不同衰减量的切换,每个开关带有三个触点,电阻网络采用T型结构,整个衰减器实现晶圆级封装。测试结果显示,DC~15 GHz频段内实现了8个衰减态,衰减器插入损耗小于1.7 dB,回波损耗小于-15 dB,衰减平坦度小于±5%,功耗几乎为零。芯片尺寸为2.7 mm×2.7 mm×0.8 mm。

临时键合技术在晶圆级封装领域的研究进展

随着5G、人工智能和物联网等新基建的逐步完善,单纯依靠缩小工艺尺寸来提升芯片功能和性能的方法已经难以适应未来集成电路产业发展的需求。为满足集成电路的多功能化及产品的多元化,通过晶圆级封装技术克服摩尔定律物理扩展的局限性日趋重要。目前,在晶圆级封装正朝着大尺寸、三维堆叠和轻薄化方向发展的背景下,临时键合与解键合(TBDB)工艺应运而生。针对晶圆级封装领域可商用的TBDB技术,论述了不同TBDB工艺在晶圆级封装领域的研究进展及应用现状,明晰了不同TBDB技术所面临的挑战和机遇,提出了相应的解决方案,并展望了未来的研究方向。

晶圆级封装用半烧结型银浆粘接工艺

选取了一种半烧结型银浆进行粘接工艺研究,通过剪切强度测试和空洞率检测确定了合适的点胶工艺参数,并进行了红外热阻测试和可靠性测试。结果表明,该半烧结型银浆的工艺操作性好,烧结后胶层空洞率低;当胶层厚度控制在30μm左右时,剪切强度达到25.73 MPa;采用半烧结型银浆+TSV转接板的方式烧结功放芯片,其导热性能满足芯片的散热要求;经过可靠性测试后,烧结芯片的剪切强度没有下降,具有较高的稳定性和可靠性,可用于晶圆级封装中功率芯片的粘接。

基于硅基扇出(eSiFO^(®))技术的先进指纹传感器晶圆级封装工艺开发

传统的晶圆级芯片封装(WLCSP)是一种标准的扇入式封装结构。随着I/O数的增加,无法为重布线层(RDL)提供足够的区域。近年来,在芯片周围形成扇出区域的嵌入式封装技术发展起来,其具有I/O数目高、成本低、集成灵活、体积小等优点。晶圆扇出型封装(FOWLP)通常采用环氧塑封复合料(EMC),其面临翘曲、各层热膨胀系数(CTE)不匹配、成本高昂等难题。报道了一种全新的晶圆级嵌入式硅基扇出技术,名为eSiFO^(®),其用于实现电容式指纹传感器封装。在这个创新的集成器件中,一个5.6 mm×1.0 mm的ASIC芯片被减薄到90μm,然后嵌入到硅基槽中重建一个新的晶圆。在整个工艺过程中,金属的覆盖面积达80%以上,但晶圆的翘曲小于2 mm。整个晶圆级封装工艺使用了10个掩模版,其产品良率达到98%。该产品通过了包括预处理测试、温度循环(TCT)测试、高加速温湿度应力试验(u-HAST)和高温贮存试验(HTST)在内的标准可靠性测试。

晶圆级封装翘曲研究及仿真自动化

晶圆的翘曲一直是晶圆级封装工艺面临的重要挑战。本文针对晶圆的非线性翘曲现象,分别对多种有限元仿真方法进行比较,并提出了一种基于非对称网格的非线性仿真方法;结果表明,采用非对称网格的方法能够得到与测试结果一致的拱型翘曲,同时仿真与实测误差为2.22%,低于其他仿真方法。利用该方法深入研究了晶圆降温过程翘曲变形的过程,并对模型中EMC厚度进行了参数化分析,揭示了晶圆翘曲随EMC厚度变化的影响趋势。最后本文对美国ANSYS公司的有限元分析软件(ANSYS)进行二次开发,使得软件能够自动、快速、准确地获得晶圆的翘曲结果。

晶圆级封装微凸点脱落失效分析

随着晶圆级封装的技术发展,其可靠性倍受关注,微凸点的制备作为晶圆级封装实现高密度引出端的关键技术,其制备过程及可靠性至关重要,明确微凸点相关失效的原因对于提升微凸点的可靠性十分关键。针对晶圆级微凸点的拉脱异常失效进行了分析,采用SEM和FIB等分析手段,确定凸点拉脱强度由不足是UBM金属层失效所致,针对UBM失效的根本原因进行了分析,确定存放环境中的水汽对UBM种子金属的侵蚀情况,明确了失效机理,并提出了相关的改进措施,对于提高晶圆级封装微凸点制备的可靠性具备一定的指导作用。

硅基晶圆级封装的三维集成X波段8通道变频模块

南京电子器件研究所将CMOS芯片、GaAs多功能芯片、硅基IPD芯片、TCSAW滤波器等多种工艺制程的芯片异构集成到硅基晶圆上,再采用TSV、微凸点以及晶圆低温键合等工艺在国内首次实现了基于硅基射频微系统集成工艺的三维集成微波模块。如图1所示,该模块包含了接收多功能、8通道滤波、镜像抑制混频多功能、中频多功能以及三种中频带宽可切换功能的集成。

一种声表面波器件的新型晶圆级封装技术

总结了声表面波(SAW)器件传统封装技术中存在的问题,提出了一种SAW器件新型晶圆级封装技术。采用一种有机物干膜,分别经两次压膜、曝光和显影完成了对SAW芯片在划片前的封装,并用实验进行了验证。实验结果表明,本技术具有在不改变叉指换能器(IDT)质量负载的情况下同时具备吸声的功能,改善器件的带外抑制能力,增强了产品的一致性和可靠性。本技术在SAW器件的封装方面有广阔的应用前景。

晶圆级封装中的SnPb焊料凸点制作工艺

以晶圆级封装工艺技术(WLP)研究为基础,阐述了电化学淀积SnPb焊料凸点的工艺控制过程。采用电化学淀积方法,制备出150μm高(均匀性为±10μm)的SnPb焊料凸点。经扫描电镜分析,SnPb焊料凸点的成份含量(63/37)控制在5%范围之内。

基于TSV技术的CIS芯片晶圆级封装工艺研究

基于TSV技术的封装技术是目前MEMS产品、存储器、3D IC封装中的高端和热点技术.本文论述了在国内处于领先并正在量产化研究阶段的基于TSV技术的CIS芯片晶圆级封装工艺流程.通过理论分析和实验,重点研究了在封装流程中将铝刻蚀、去胶提前到金属镀覆之前的意义和所出现的镍滋生问题.研究表明,将铝刻蚀、去胶提前到金属镀覆之前可以缩短去胶时间,减少光刻胶的残留和金属镀覆层数;通过延长金属镀覆过程中每次UPW冲洗时间,在EN Ni中防止镀液结镍,并在镀锌时降低锌液的粘附性和镀锌后增加硝酸清洗步骤,即可消除镍滋生.以上研究对于提高封装效率和合格芯片率,降低成本是很有意义的.

晶圆级封装(WLP)可靠性标准及试验方法综述

随着晶圆级封装的广泛应用,其可靠性也受到越来越多的重视。首先,介绍了典型晶圆级封装结构,并针对该结构介绍了常见的晶圆级封装失效问题,包括芯片碎裂、再布线分层和凸点剪切力试验异常等;然后,介绍了目前国内外晶圆级封装标准的现状,指出目前仅有部分标准涉及晶圆级封装,缺少针对性标准;最后,通过对国内外军民领域考核标准的分析,给出了典型的晶圆级封装考核方法,对今后晶圆级封装的可靠性考核方法的制定及可靠性提升具有一定的指导作用。

晶圆级封装中硅基盖帽的湿法腐蚀工艺

对于晶圆级封装中硅基盖帽的制备工艺,采用NaOH腐蚀体系对Si〈100〉衬底进行湿法深腐蚀,研究了腐蚀液质量分数、添加剂添加量及腐蚀温度对腐蚀速率和形貌的影响。针对深腐蚀中掩膜易脱落的缺点,提出了一种先用等离子体增强化学气相沉积(PECVD)法沉积SiO2介质层,再用磁控溅射生长CrAu金属层的方法,SiO2介质层和CrAu金属层作为双层掩膜。研究结果表明:硅的腐蚀速率随温度的增加呈指数增加,在饱和NaOH溶液中腐蚀速率最快,腐蚀速率可达15μm/min。最终腐蚀出表面平整、界面清晰的硅基盖帽,盖帽空间面积为2 cm×2 cm,深度超过100μm,复合掩膜层没有开裂、脱落现象,具有优异的抗腐蚀性。该腐蚀工艺对红外焦平面阵列(IRFPA)探测器晶圆级封装具有重要的应用价值。

晶圆级封装技术的现状与未来市场研究

自从晶体管发明以来,半导体产业便成为人类迈入电子时代的一个引擎,不断涌现的技术创新推动着人类文明的进步。在半导体封装领域,近年来一项新技术——晶圆级封装技术开始引起了人们的注意,将影响到半导体产业结构的变革,该技术突破了封装尺寸的极限,是应用于下一代高速度和便携式产品的极佳选择。

基于晶圆级封装技术的声表面波滤波器

描述了一种基于晶圆级封装的超小型声表面波滤波器,采用载板通孔的方式实现了从芯片到滤波器的输出,最终产品的尺寸和芯片尺寸一致,产品部分性能优于传统封装滤波器,为实现将声表面波滤波器和PA、开关等射频器件整合成为模块奠定了基础。

Ⅰ号液在MEMS晶圆级封装中的应用研究

Ⅰ号液是H_(2)O_(2),NH_(3)·H_(2)O和H_(2)O的混合物。通过研究微机电系统(MEMS)晶圆级封装钛(Ti)粘附层在Ⅰ号液中的腐蚀特性,为新工艺开发和在线工艺维护提供数据支持。研究表明:1)Ti的腐蚀速率与H_(2)O_(2)含量成正比关系,其原因在于腐蚀Ti的有效基团OOH-离子浓度随H_(2)O_(2)含量的增加而增大;2)Ti的腐蚀速率随NH_(3)·H_(2)O含量的增加而减小,这是由于NH_(3)·H_(2)O促进了H_(2)O_(2)的分解与电离,降低了H_(2)O_(2)浓度,促使亚稳态、溶解性较强的Ti(OH)_(2)O_(2)向难溶的Ti(OH)_(4)或氧化物沉淀转变,这些难溶物附着在Ti表面阻碍了反应的进行;3)由于H_(2)O_(2)的不断电离并逐步衰减,Ti的腐蚀速率随着Ⅰ号液放置时间的延长而减小;4)由于自然氧化层的存在,刚开始时,Ti腐蚀速率较慢,自然氧化层被清洗掉以后,Ti的腐蚀速率明显增加。

晶圆级封装中的垂直互连结构

随着电子产品需求的不断提升,半导体封装技术的发展已经从2D结构发展到2.5D乃至3D结构,这对包括高密度集成和异质结构封装在内的系统级封装(System in Packaging,SiP)提出了更高的要求。以当下热门的晶圆级封装为切入点,重点阐述并总结目前在晶圆级封装结构中出现的3种垂直互连结构:硅通孔(Through Silicon Via,TSV)、塑封通孔(Through Molding Via,TMV)、玻璃通孔(Through Glass Via,TGV)。这3种垂直互连结构也是业内公认的推进三维集成封装的关键技术。从3种垂直互连结构的发展历史、工艺方法和应用领域等多个方面进行提炼总结,明确垂直互连结构的现状能力及未来挑战,为晶圆级三维集成封装技术开发和探索提供参考。

晶圆级封装技术的发展

晶圆级封装(wafer level package,WLP)具有在尺寸小、电性能优良、散热好、性价比高等方面的优势,近年来发展迅速。本文概述了WLP封装近几年的发展情况,介绍了它的工艺流程,得以发展的优势,并说明了在发展的同时,存在着一些标准化、成本、可靠性等问题,最后总结了WLP技术的发展趋势及前景。