低压ZnO压敏电阻大电流冲击老化后晶界电容随时间变化特性的分析

针对ZnO压敏电阻承受冲击老化后晶界电容随时间变化的问题,基于Block-Model(砖块模型)对影响ZnO压敏电阻晶界电容的参数进行相应分析。通过对压敏电阻样品进行不同次数的8/20波形大电流冲击试验,发现ZnO压敏电阻的晶界电容在冲击后随着时间的增长呈现出先降低后增长的趋势;当冲击次数较少时晶界电容有所降低,而冲击次数较多时晶界电容有所增加,研究表明:晶界电容的变化是由中电场区域生成的深能级施主复合和界面态俘获电子释放过程导致的。

SrTiO_3陶瓷晶界层电容器材料的晶界研究——Ⅱ.晶界模型与材料电性能

根据低温一次烧结SrTiO_3陶瓷晶界层电容器两晶粒间晶界相结构的复杂性和不同晶界的势垒特性,建立了具有复合晶界特征的晶界等效电路模型,据此解释了材料的I-V非线性特性和介电-电压特性。认为低施主掺杂的材料,击穿区的I-V非线性特性主要是由通过“洁净”晶界和窄晶界的隧道电流引起的,从而与温度无关;而高施主掺杂的材料,击穿区的I-V非线性特性既包括通过“洁净”晶界和窄晶界的隧道电流,亦包括通过宽晶界的雪崩击穿电流,从而与温度有关。在低的直流偏压下,材料的电容量随偏压变化很小,但由通过“洁净”晶界和部分窄品界而贯穿样品的热激发漏导电流的存在,使材料的介电损耗明显增加。

一次低烧SrTiO_3基晶界层电容器的研究

研究了以Ｌｉ＿２ＣＯ＿３为助烧结剂、Ｓｒ（Ｌｉ＿（１／４）Ｎｂ＿（３／４））Ｏ＿３为施主掺杂剂、Ｂｉ＿２Ｏ＿３和ＳｉＯ＿２为晶界绝缘剂的ＳｒＴｉＯ＿３基晶界层电容器的一次低温烧成技术。初步探索了Ｔｉ／Ｓｒ比值、施主掺杂剂、绝缘剂对显微结构及介电性能的影响。在１１５０℃饶成温度下，获得了ε＿（ａｐｐ）＞３．５×１０￣４；ρ＞１．０×１０￣（１１）Ω·ｃｍ；ｔｇδ＜１．０％；△Ｃ／Ｃ＜±５．０％（－２５～＋８５℃）的ＳｒＴｉＯ＿３基晶界层电容器材料。

氧化温度对空气中一次烧成SrTiO_(3)晶界层电容器的显微结构及电性能的影响

采用空气中的一次烧成工艺,研究了氧化温度对SrTiO_3.晶界层电容器试样的介电常数ε、绝缘电阻率p及介质损耗tgδ的影响;借助于TEM及STEM对试样进行了分析,观察到试样中有直线型和锯齿型两种不同类型的晶界及存在于多个晶粒交汇处的Ti_nO_(2n-1)第二晶相;提出了不同氧化温度下的晶界结构模型,较好地解释了试样介电常数随氧化温度的降低而单调增大的变化规律.

晶界层电容器晶界重新绝缘化研究

试验了不同涂复材料对晶界层电容器晶界重新绝缘的作用,探讨了它们使晶界重新绝缘的机理和特点。不同的涂复材料在晶界重新绝缘过程中的作用不同,对晶界层电容器的性能有较大的影响。实验表明:涂复金属氧化物有利于提高材料的耐压性能。涂复PbO-Bi_2O_3-B_2O_3可改善材料的温度特性。涂复CuO可改善材料的频率特性。涂复PbO-Bi_2O_3-B_2O_3-CuO可使材料呈现良好的综合性能。

Li_2CO_3助烧的SrTiO_3基晶界层电容器的研究

本文研究了烧结助剂Li_2CO_3对SrTiO_3基晶界层电容器的显微结构的影响。结果表明,晶间存在Li_2O—TiO_2—SrO液相,并有LiTiO_2、Li_4TiO_4等多种微晶析出;该液相有利于CuO扩散形成高绝缘的中间相层;晶格常数的精确测定表明少量Li^+进入SrTiO_3的A位。在1200℃下烧结可获得∑app>9×10~4、tgδ<0.01、ρ>10^(10)Ω·cm、△C/C<±15％(-30℃～+85℃)的晶界层电容器。

Ti/Sr比对SrTiO_3晶界层电容器性能的影响

采用空气中一次烧成工艺,通过性能测定、SEM观察,研究了Ti/Sr比与SrTiO_3晶界层电容器材料试样的烧结性能、半导化、显微结构及介电性能之间的关系。结果表明,Sr过量试样的烧结及半导化过程与Ti过量的均有很大差异,这主要与烧成过程中液相量的变化规律有关。Ti/Sr比及烧成温度对试样的显微结构有明显影响,因而也影响了试样的介电性能。

掺杂物对SrTiO_3基半导瓷晶界层电容器影响的研究

选择La_2O_3、V_2O_5掺杂SrTiO_3、控制合适的Ti/Sr比、添加适量CuO和AS以及调节最佳工艺参数,系统地研究了它们对SrTiO_3试样的还原烧结行为、显微结构和介电性能的影响。实验结果表明:V_2O_5作为施主掺杂物能较大幅度地降低SrTiO_3的还原烧结温度;三价离子掺杂大于五价离子掺杂所需的Ti/Sr比;添加适量的CuO、AS能形成厚度适当的高阻绝缘晶界层。通过实验,我们获得了1300℃还原烧成温度下综合性能佳、复现性好的V_2O_5掺杂SrTiO_3 GBBLC。

掺杂Dy^(3+)对SrTiO_3晶界层电容器组织性能的影响

研究掺杂Dy3+对SrTiO3晶界层电容器组织性能的影响。Dy3+的加入,在含量较低时可以降低晶粒的界面能,从而可以促进晶粒的长大;而在含量较高时,会引起较高的形变能,为降低形变能,Dy3+易于在晶界上析出第二相质点,这些第二相质点具有细化晶粒的作用。晶界层电容器的有效相对介电常数是由晶粒的大小、晶界层的介电常数和晶界层厚度所决定的。因此,瓷料的配方和制造工艺必须保证晶粒的生长和形成致密均匀的晶界,才有良好的性能。通过配方的调整,瓷片获得了良好的组织与综合性能:ε=68 000,tgδ=1.86×10-2,ρ50v=20 GΩ.cm,VB(DC)=620 V.mm-1,|△C.C-1(-25～+125℃)|=7.4%。

SrTiO3陶瓷晶界层电容器材料的离子偏析

利用透射电子显微镜及其电子衍射和X射线能谱分析,高分辨电子显微镜及其微区电子衍射,以及离子探针,证实了低温一次烧结的SrTiO_3陶瓷晶界层电容器材料其晶界绝缘层的形成是由于受主性杂质Li_2O的晶界偏析造成的,并且进一步分析了引起离子偏析的条件和机理。发现只有在施主掺杂和还原气氛烧结的情况下才存在Li_2O的晶界偏析现象。这是因为由施主杂质进入晶格和还原烧结气氛而增强的晶格氧挥发是引起Li_2O晶界偏析的根本原因。

晶界层电容器的C-V特性

本文从理论上解释了由半导体晶粒间的绝缘晶界以及晶界两侧的SI结和IS结势垒三者组成的晶界层电容,在低偏压下的C-V特性.指出了绝缘晶界和结势垒对C-V特性的不同影响,分析了高偏压下C-V和I-V特性相关性的物理本质.

氧化温度对SrTiO_3晶界层电容器性能的影响

采用空气中一次烧成工艺,研究了氧化温度对SrTiO_3晶界层电容器试样的介电常数ε,绝缘电阻率ρ及介质损耗tgδ的影响;对试样进行了TEM分析,直接观察到存在于多个晶粒交汇处的Ti_nO_(2n-1)第二相;提出了不同氧化温度下的晶界结构模型,较好地解释了试样介电常数随氧化温度的降低而单调增大的变化规律。

SrTiO_3晶界层电容陶瓷的介电性能与晶粒大小的关系

采用二次烧结法制备SrTiO_3(STO)多晶陶瓷,研究瓷片介电性能与烧结温度和晶粒大小的关系.实验结果表明,STO晶粒尺寸随烧结的温度呈现先升高后下降的变化,相应的介电常数与晶粒变化类似,即随着温度升高先升后降.在保证还原性气体比例不变的条件下,STO瓷片的介电性能在1 440℃烧结2 h时达到最佳,介电常数为24 000,损耗在0. 02左右,温度系数小于20%.该结果基本达到Ⅲ类瓷技术标准,可广泛用于低频高介电路中.

二次烧成冷却条件对SrTiO_3基晶界层电容器晶界结构及性能的影响

以化学计量配比的SrTiO_3为基,采用PbO-Bi_2O_3-B_2O_3-CuO系氧化物为绝缘涂层,研究了二次烧成冷却条件对晶界层电容器晶界结构及性能的影响。实验结果表明,淬火有利于制备高表观介电常数的晶界层电容器。对炉冷和淬火样品的SEM/EDAX分析表明,淬火样品晶界以扩散层为主,第二相主要集中在三角晶界处,同时淬火样品晶界第二相成份比炉冷样品的要均匀,没有发生相分离。淬火样品晶界较少及均匀第二相的存在,是造成淬火样品性能比炉冷样品要好的原因。炉冷样品晶界第二相发生了相分离,第二相中有富Cu相和富Ti相析出。

后续处理对SrTiO_(3)基晶界层电容器绝缘电阻的影响

采用二步法制备SrTiO_(3)晶界层电容器,并对其进行后续热、电和液氮处理,研究处理前后电容器电学性能的变化.实验结果表明,在50 V直流电压和200℃条件下对SrTiO_(3)晶界层电容器进行后续快速退火和液氮处理后,其介电常数和介电损耗在基本保持不变的情况下,其绝缘电阻值可得到大幅提升,从最初30 GΩ上升至200 GΩ.通过处理,最后可获得平均介电常数为30000,损耗为0.003,绝缘电阻(50 V测量)为200 GΩ的高性能SrTiO_(3)晶界层电容器.

一次性烧成晶界层半导体陶瓷电容器

采用一次性烧成技术研制了晶界层半导体陶瓷电容器,在瓷料配制过程中先后加入施主杂质和含有受主杂质的晶界助烧剂,两者在还原烧成时促使晶粒生长并半导化,助烧剂在氧化时有利于晶界绝缘层形成。在一台联体烧成设备中,采用大梯度温度和气氛变化,连续完成还原烧成和氧化处理。还原烧成时,升温速度大于400℃/h。在还原烧成温度下保温后,立即在几分钟内,从还原气氛转到氧化气氛,同时降温300℃以上。整个烧成过程中,瓷体全部是堆烧(叠烧10～20层),生产效率比二次烧成提高10倍以上。

片式高频晶界层电容器

片式高频晶界层电容器该课题采用独创的低温烧结晶界偏析法，利用常规多层陶瓷电容器制作工艺，选用色银合金作内电极材料，成功地制作出了电容量大于ｌｕＦ的ＳｒＴｉＯ３为基础的片式晶界层电容器，其特点是：（１）实现了ＳｒＴｉＯ３的低温半导化烧结及晶界偏析绝缘，...

高频感应加热法制备 SrTiO_3 BLC 半导瓷

采用真空高频感应加热法制备ＳｒＴｉＯ３晶界层电容器半导瓷，研究了掺杂材料、掺杂量、烧结温度、保温时间、成型密度等对半导瓷性能结构的影响．所制备的半导瓷经二次烧结成的ＳｒＴｉＯ３ＢＬＣ，其视在介电常数Ｋｅｆｆ＞３×１０４，损耗角正切ｔａｎδ≈１０－２，绝缘电阻率ρ＞１０１０Ω·ｃｍ．