基于有限状态机的1553B总线解码器设计

为实现1553B产品的自主研发这一最终目的,本文采用有限状态机的方法设计实现1553B总线产品中最关键的部分之一,即对1553B总线上信息字的曼彻斯特II型码的解码器设计。状态机设计中,将1553B总线上的单个信息字作为研究对象,将对单个字的接收解码分解成6个部分进行研究,即同步头前半部分、同步头后半部分、信息位前半部分、信息位后半部分、校验位前半部分、校验位后半部分;又根据电平跳变时的脉冲宽度及同一电平采集计数,确定下一工作状态并输出当前解码结果及相关信息,直至完成整个信息字的解码过程。设计采用Verilog HDL语言,使用Quartus II9.0对设计实现综合、优化、仿真,最后在FPGA硬件电路上实现测试。本模块已应用于基于硬件FPGA对1553B总线进行总线监测的某项目的解码部分,经反复实验验证,解码正确,并具有很强的实际应用性。