为促进芯片国产化进程,解决低密度奇偶校验(Low density parity check,LDPC)码译码效率低下的问题,以空间数据咨询委员会(The consultative committee for space data systems,CCSDS)标准下的、应用于近地空间(8176,7154)的LDPC码为研...为促进芯片国产化进程,解决低密度奇偶校验(Low density parity check,LDPC)码译码效率低下的问题,以空间数据咨询委员会(The consultative committee for space data systems,CCSDS)标准下的、应用于近地空间(8176,7154)的LDPC码为研究对象,根据归一化最小和译码(Normalized minimum sum,NMS)算法理论,设计了一种尺度因子可改变的LDPC译码器。首先,利用Vivado软件编写寄存器传输级(Register-transfer level,RTL)代码并进行功能仿真。其次,利用Design Compiler工具完成RTL级代码的综合,以生成物理设计需要的门级网表,并通过Innovus工具完成对的芯片后端自动布线(Auto placement route,APR)阶段的设计。在利用Prime Time和Calibre软件分别进行时序检查和物理验证时发现,存在时序违例1132条,设计规则违例647条。以不断迭代的方式进行修复,最终消除了违例,时序和物理设计均满足要求,并生成了GDS II文件。该设计可为芯片国产化生产提供新的思路。展开更多
通过信道极化,极化码理论上证明可渐进达到香农限。文中研究极化码在高斯信道下的串行抵消(successive cancellation,SC)译码算法,提出了一种基于整数操作的最小和译码算法。算法中信道输出值被均匀量化后再取整数,作为SC译码器的输入;...通过信道极化,极化码理论上证明可渐进达到香农限。文中研究极化码在高斯信道下的串行抵消(successive cancellation,SC)译码算法,提出了一种基于整数操作的最小和译码算法。算法中信道输出值被均匀量化后再取整数,作为SC译码器的输入;节点更新使用最小和算法,更新过程不需要量化操作,直接使用信道输出值量化后的整数值。数值仿真结果表明,在信噪比小于4 d B时,译码性能与基于浮点运算的原始SC译码一致;当误比特率为10-5时,提出的算法与原始SC译码的信噪比相差0.2 d B。所提出的算法便于硬件实现,运算中变量的大小都用8比特整数表示。展开更多
为了提高低密度奇偶校验(LDPC)码的单最小值最小和(single-minimum Min-Sum,sm MS)算法的误码性能,提出了一种基于变量节点LLR(Log Likelihood Ratio)消息加权的改进最小和(Improved Min Sum algorithm based on weighted message LLR o...为了提高低密度奇偶校验(LDPC)码的单最小值最小和(single-minimum Min-Sum,sm MS)算法的误码性能,提出了一种基于变量节点LLR(Log Likelihood Ratio)消息加权的改进最小和(Improved Min Sum algorithm based on weighted message LLR of variable nodes,IMS-WVN)算法。首先,将迭代次数所确定的次小值的估值参数与最小值相加后取代次小值,以增强sm MS算法校验节点的可靠度。然后,将变量节点输出LLR消息与迭代前LLR消息进行加权处理,降低变量节点的振荡幅度,降低平均译码迭代次数。仿真结果表明,在信噪比为3.2 d B时,IMS-WVN算法的误码性能比VWMS算法提升0.53 d B,当误码率为10-5时,IMS-WVN算法平均译码迭代次数较MS算法减少58%。展开更多
针对目前LDPC码偏移最小和算法的偏移因子的选取方式不够准确灵活等问题,提出了一种基于密度进化理论改进的最小和算法,称为DOMS算法。该算法首先根据密度进化理论计算BP算法和MS算法在每次迭代译码过程中,校验节点传递给变量节点的信...针对目前LDPC码偏移最小和算法的偏移因子的选取方式不够准确灵活等问题,提出了一种基于密度进化理论改进的最小和算法,称为DOMS算法。该算法首先根据密度进化理论计算BP算法和MS算法在每次迭代译码过程中,校验节点传递给变量节点的信息的概率质量函数,然后由两者的差值得出每次迭代对应的偏移因子β m,m表示第m次迭代。再对偏移因子序列β m做加权平均处理得到新的偏移因子β。通过使用该偏移因子,DOMS算法与经典的OMS算法相比,仿真结果表明大约可以取得0.2dB的增益。此外,当对比与BP算法译码性能相近的LMMSE Min Sum算法时,DOMS算法在获得相似译码性能的基础上,可以节省大约28.29%的逻辑元器件和34.33%的内存。展开更多
文摘为促进芯片国产化进程,解决低密度奇偶校验(Low density parity check,LDPC)码译码效率低下的问题,以空间数据咨询委员会(The consultative committee for space data systems,CCSDS)标准下的、应用于近地空间(8176,7154)的LDPC码为研究对象,根据归一化最小和译码(Normalized minimum sum,NMS)算法理论,设计了一种尺度因子可改变的LDPC译码器。首先,利用Vivado软件编写寄存器传输级(Register-transfer level,RTL)代码并进行功能仿真。其次,利用Design Compiler工具完成RTL级代码的综合,以生成物理设计需要的门级网表,并通过Innovus工具完成对的芯片后端自动布线(Auto placement route,APR)阶段的设计。在利用Prime Time和Calibre软件分别进行时序检查和物理验证时发现,存在时序违例1132条,设计规则违例647条。以不断迭代的方式进行修复,最终消除了违例,时序和物理设计均满足要求,并生成了GDS II文件。该设计可为芯片国产化生产提供新的思路。
文摘通过信道极化,极化码理论上证明可渐进达到香农限。文中研究极化码在高斯信道下的串行抵消(successive cancellation,SC)译码算法,提出了一种基于整数操作的最小和译码算法。算法中信道输出值被均匀量化后再取整数,作为SC译码器的输入;节点更新使用最小和算法,更新过程不需要量化操作,直接使用信道输出值量化后的整数值。数值仿真结果表明,在信噪比小于4 d B时,译码性能与基于浮点运算的原始SC译码一致;当误比特率为10-5时,提出的算法与原始SC译码的信噪比相差0.2 d B。所提出的算法便于硬件实现,运算中变量的大小都用8比特整数表示。
文摘为了提高低密度奇偶校验(LDPC)码的单最小值最小和(single-minimum Min-Sum,sm MS)算法的误码性能,提出了一种基于变量节点LLR(Log Likelihood Ratio)消息加权的改进最小和(Improved Min Sum algorithm based on weighted message LLR of variable nodes,IMS-WVN)算法。首先,将迭代次数所确定的次小值的估值参数与最小值相加后取代次小值,以增强sm MS算法校验节点的可靠度。然后,将变量节点输出LLR消息与迭代前LLR消息进行加权处理,降低变量节点的振荡幅度,降低平均译码迭代次数。仿真结果表明,在信噪比为3.2 d B时,IMS-WVN算法的误码性能比VWMS算法提升0.53 d B,当误码率为10-5时,IMS-WVN算法平均译码迭代次数较MS算法减少58%。
文摘针对目前LDPC码偏移最小和算法的偏移因子的选取方式不够准确灵活等问题,提出了一种基于密度进化理论改进的最小和算法,称为DOMS算法。该算法首先根据密度进化理论计算BP算法和MS算法在每次迭代译码过程中,校验节点传递给变量节点的信息的概率质量函数,然后由两者的差值得出每次迭代对应的偏移因子β m,m表示第m次迭代。再对偏移因子序列β m做加权平均处理得到新的偏移因子β。通过使用该偏移因子,DOMS算法与经典的OMS算法相比,仿真结果表明大约可以取得0.2dB的增益。此外,当对比与BP算法译码性能相近的LMMSE Min Sum算法时,DOMS算法在获得相似译码性能的基础上,可以节省大约28.29%的逻辑元器件和34.33%的内存。
