高速CMOS电路的单元延时模型分析

由于互连线电阻引起的时序问题对IC设计带来了越来越大的影响,选取精确的模型来计算延时变得非常重要。本文结合传统延时模型的特点,对有效电流源模型(ECSM)作了改进,通过分段线性方法精确地匹配了负载激励点波形的非线性特性,有效地解决了原模型中存在的不足。经理论分析和实验验证,该模型能快速有效地求解延时,能很好地应用于超深亚微米工艺下的时序分析。

Pin-cap和NDW对延迟计算精度的影响

由于仿真工具本身及外部一些因素的限制,在特征化时序库时不可能产生出与理想器件完全一致的时序库延时计算模型。为了建立更为精确的延时计算模型,cadence将多输入引脚电容模型与规范化驱动波形的概念引入到有效电流源模型。文中通过使用时序分析工具对时序库进行关键路径仿真,并将分析结果与Spectre仿真结果进行对比,研究在ECSM中标准单元的接收端建立多输入引脚电容模型所带来的时序差异,以及NDW对延迟计算精度的影响。研究表明,ECSM库若同时结合pin-cap与NDW的使用,将会更有利于延迟的精确计算,从而得到更为实际的时序分析结果。