基于形式化方法的有限域乘法器的建模与验证

针对有限域乘法器设计正确性的问题进行研究,阐述了有限域乘法器在高阶逻辑定理证明器HOL4中进行形式化建模和验证的过程。通过分析电路的结构特性和时序特性,提出了结合层次化和基于周期的形式化建模方法,构建4位多项式基有限域乘法器的形式化模型;最后在HOL4系统中完成对其相关性质的验证。实验结果证明了该有限域乘法器设计的正确性,同时表明所提出的建模方法对时序逻辑电路的验证是有效的。

一种高效的可伸缩分组并行有限域乘法器及VLSI实现

文章提出了基于全1多项式基的可伸缩分组并行有限域乘法器结构,并按照最低位先入和最高位先入的方式分别进行了算法描述,分别称为AOPBLSDM(AOP-BasedLSD-firstDigital-SerialMultiplier)和AOPBMS鄄DM(AOP-BasedMSD-firstDigital-SerialMultiplier)。该乘法器的结构规整,适于VLSI实现;同时由于该乘法器具有面积和速度可伸缩度大的特点,因而可以在不同的应用场合下找到最佳的实现方案。理论分析及ASIC综合实现结果均表明,本文所提出的结构在面积和速度上具有一定的优势。

基于TMS320C64_x系列DSP_s的有限域乘法逆元算法的设计与实现

有限域上求乘法逆元的计算很浪费时间 ,为此提出了一种结合TMS32 0 C6 4 0 0系列 DSPs中 Galois域乘法器及费尔马小定理的特点来进行乘法逆元计算的新思路。通过对 DSPs流水线的设计与优化 。

一类有限域乘法器的设计实现

提出了一种基于有限域内移位三项式基及其弱共轭基的比特并行乘法器的新结构。在由三项式生成的域内,此种结构的比特并行乘法器易于设计者使用硬件描述语言实现。采用Encounter软件对该结构进行布局布线后,发现其面积与关键路径时延都达到了设计目标的要求,在设计性能和硬件约束条件上取得了比较好的平衡。

有限域乘法器的性能分析与优化

评估分析了基于有限域的比特并行乘法器的常规结构的时间复杂度、空间复杂度和工作效率。并在此基础上,提出了更优化的精简结构比特并行乘法器,研究结果证明,在由三项式f(x)=xm+xk+1生成的域内,此优化结构的乘法器具有用m2的与门和m2-1的异或门衡量的最低的复杂度、最短的关键路径。此外,该结构还易于设计者使用硬件实现。

一种通用的有限域乘法器的设计与实现

本文介绍了一种基于多项式基的有限域乘法的算法原理,此算法适用于任何本原多项式,因此是通用的。并在此基础上提出了一种新的有限域乘法器电路架构,其结构规正,易于扩展,适合工程实现,尤其适用于差错控制码领域的应用。设计结果表明,本实现方法在速度和面积上都优于传统的基于多项式基的LSB递归算法。

秘密共享:高阶掩码S盒和有限域安全乘法设计

在信息时代,信息安全是最不能忽视的重要问题,对密码设备的攻击和防护是该领域的研究热点。近年来,多种对密码设备的攻击已为人所知,其目的都是为了获取设备中的密钥,在众多攻击中,功耗侧信道攻击是最受关注的攻击技术之一。掩码技术是对抗功耗侧信道攻击的有效方法,然而随着攻击手段的不断进步,1阶掩码的防护已经不足以应对2阶及以上的功耗分析攻击,因此对高阶掩码的研究具有重要的意义。为了提升加密电路抗攻击能力,该文基于秘密共享的思想,对分组密码算法的S盒变换实施了高阶掩码防护——共享型掩码,并基于Ishai等人在Crypto 2003上发表的安全方案(ISW框架)提出了有限域安全乘法的通用设计方法。通过实验表明,该文提出的共享型掩码方案不影响加密算法的功能,同时能抵御1阶和2阶相关功耗分析攻击。

基于滑动窗口技术的有限域GF(2^n)乘法算法

在分析现有有限域GF(2n)乘法算法的基础上,将滑动窗口技术应用到有限域GF(2n)的乘法运算中,提出了一个基于滑动窗口技术的有限域GF(2n)乘法算法,分析和仿真结果表明,与被认为目前最快的有限域GF(2n)乘法算法——固定窗口算法相比,该算法有更好的实现效率。

基于有限素域乘法群与倾斜帐篷的图像加密算法

针对混沌映射在有限的精度平台下会退化为周期性行为的问题,提出一种新的图像加密算法。加密过程遵循经典的扩散和置乱结构,通过有限素域乘法群的性质对图像像素进行行和列的重新排列,为了减少相关性,行和列的排序以交错的方式多次重复。在扩散阶段,采用斜帐篷映射对像素进行异或运算,以此提高系统的安全性。结果分析表明,该算法具有极为敏感的秘钥,能够抵御各种攻击,性能优于几种先进的图像加密算法。

有限域上乘法运算快速实现的设计

提出了一种基于对数移位结构实现GF(2m)上乘法运算的设计方法。在对有限域乘 法进行分析及对对数移位结构进行介绍的基础上，对乘法实现进行了详细阐述。该设计方法 可以在一个时钟内完成有限域乘法，其运算速度优势非常明显。

对称密码中有限域乘法运算可重构设计技术研究

有限域X乘法运算是对称密码算法中的基本运算和重要模块，因操作复杂且计算时间长，其实现性能在很大程度上制约着对称密码算法的运算速度。结合对称密码算法中的有限域X乘法操作特征，设计了面向RISC体系结构和VLlw体系结构的X乘法可重构单元架构，提出了对应的有限域X乘法专用指令，同时进行了性能评估。结果表明，提出的有限域X乘法可重构架构及其专用指令，在保证较好灵活性的同时提供了较高的执行效率，具有较高的实用价值。

对称密码中有限域乘法运算的可重构设计

有限域X乘法运算是对称密码算法中的基本运算和重要模块,因操作复杂且计算时间长,其实现性能在很大程度上制约着对称密码算法的运算速度。结合对称密码算法中的有限域X乘法操作特征,设计了面向RISC体系结构和VLIW体系结构的X乘法可重构单元架构,提出了对应的有限域X乘法专用指令及其扩展指令,同时进行了功能验证和性能评估。结果表明,有限域X乘法可重构架构及其专用指令,在保证较好灵活性的同时提供了较高的执行效率,具有较高的实用价值。

η_T配对的配对域F_3^(6m)上的最优乘法算法

在基于配对的公钥密码学应用中,配对的有效快速实现依赖于基域的扩域中乘法算法的有效快速的实现,特别是在ηT配对的实现中需要F36m中的快速乘法运算。作者提出了对偶插值算法,其渐近复杂度为11次基域中的乘法运算,这达到了F36m中乘法运算的理论下界。

有限域求逆器的设计与VLSI实现

基于费马定理,提出了设计有限域GF(2m)上求逆器的改进方法,该方法不采用正规基来实现平方运算,也不仅仅采用一般的平方器和乘法器实现求逆运算,而是直接设计了求元素幂次的电路,达到了较低的延迟。同时结合例子给出了具体的设计方法,设计的求逆器已经在RS解码器中得到了应用。

RS(255,223)码中乘法器的设计

分别研究了有限域GF(2m)中自然基和对偶基下比特并行乘法器的设计方法与实现手段;在分析有限域乘法运算法则的基础上,用Matlab简化其复杂而消耗资源的部分,得到形式简单的组合逻辑,并用VHDL语言分别设计了有限域GF(2m)中自然基和对偶基下比特并行乘法器,之后在QuartusⅡ编译环境下,分别对自然基下常系数乘法器和对偶基下乘法器进行编译,最后用仿真软件ModelSim进行仿真;仿真结果表明,该乘法器结构规则,易于实现,消耗资源少,性能良好,为实现RS(255,223)编译码奠定了基础。

基于脉动阵列结构的多项式基乘法器的设计

提出了一类基于脉动阵列结构的字串行有限域乘法器架构。架构基于多项式基,支持m<M(M为乘法器宽度)的任意有限域GF(2m),支持任意的不可约多项式。乘法器可以按字串行输入,依据应用情景选择不同的输入字长调整阵列结构,具有良好的可扩展性。实验结果表明,架构易于实现,便于对不同字长的实现性能进行评估,适合不同的应用情景,能为不同类型的有限域乘法器提供性能比较的良好基准。

一种伪流水线型椭圆曲线双标量乘法的FPGA实现与验证

一些重要的椭圆曲线密码算法需要计算两个输入无关的椭圆曲线标量乘法,以缩短这些算法的计算时间为目的,提出了一种伪流水线型椭圆曲线双标量乘法VLSI体系结构.并对该结构在GF(2163)上对进行FPGA实现与验证.针对此结构还设计了一种字长为w的伪流水线型字串行GF(2m)乘法器.结果显示,该系统可以在较高的时钟频率下使用约4[-m/w]-(m-1)个时钟周期数完成输入无关的双椭圆曲线标量乘法计算.和近期其他文献的结果比较,这种VLSI结构计算双椭圆曲线标量乘法使用时钟周期数最少,性能最高.

一种椭圆曲线密码加密算法及其实现

提出了一种在椭圆曲线有限域求取K·P的算法及其实现。该算法将改进的Booth算法嵌入传统算法，大大地降低了迭代次数和有限域运算。K·P核心结构的设计使各硬件部分独立于数据长度和乘除法算法，增强了系统的可移植性。系统采用FPGA实现，可以方便地应用于加解密和数字签名。

2.5Gb/s Reed-Solomon译码器的VLSI优化实现

研究了基于改进的欧氏算法的高速Reed-Solomon(255,239)译码器的VLSI优化实现。采用管线方式减少关键方程获取模块中的有限域乘法器数量,并对乘法器结构进行优化。同时提出了基于全局优化的公共项提取算法,并用该算法对伴随式计算模块进行优化。结果表明,与直接实现方法相比,关键方程模块的面积节省了约30%,用于伴随式计算的各单元电路面积也普遍减少20%以上。该Reed-Solomon译码器已用Synopsys综合工具综合并用TSMC0.25μm CMOS工艺实现,其端口处理速率可达2.5Gb/s。

RS(255,223)编译码器的设计与FPGA实现

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器。编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构。同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用。