一种用于Pipeline ADC的高线性度栅压自举开关

在流水线模数转换器(Pipeline ADC)电路中,栅压自举开关中的非线性电容会对开关管的导通电阻产生直接的影响,导致采样非线性。设计了一种三路径的高线性度栅压自举开关,采用三个自举电容,分别构成两条主路径和一条辅助路径,使得输入信号在通过两条主路径传输到开关管栅端时加快栅端电压的建立,同时利用辅助路径驱动非线性电容,减少电路中非线性电容对采样电路线性度的影响,从而增强信号驱动能力,提高整体电路的精度。本文设计的栅压自举开关应用于14 bit 500 MHz流水线ADC的采样保持电路中。采用TSMC 28 nm CMOS工艺进行电路设计。仿真结果表明,在输入频率为249 MHz,采样频率为500 MHz的条件下,该栅压自举开关的信噪比(SNDR)达到92.85 dB,无杂散动态范围(SFDR)达到110.98 dB。

一种用于列并行ADC的改进型栅压自举开关

CMOS图像传感器中列并行模数转换器(ADC)的面积受到严格限制,ADC采样保持电路中的栅压自举开关也必须满足每列的面积要求。在传统单电容型栅压自举开关的基础上,利用源极跟随器在降低开关导通电阻的同时提高了电路的可靠性;通过体效应补偿电路降低输入变化对导通电阻的影响;同时,在列共用偏置电路上增加控制开关,减少不必要的功耗。提出的电路使用UMC 0.11μm CMOS工艺实现,电源电压为3.3V,仿真结果表明开关导通电阻降低了约28.6%,输入范围内电阻变化率小于1.2%,有效位数提高了1bit,而面积只增加了15%。流片后测试结果显示,以20MS/s的采样频率对1.97MHz的输入进行采样,测得信噪比(SNR)、无杂散动态范围(SFDR)和有效位数(ENOB)分别为85.8dB、71.1dB和11.5bit。

一种新型栅压自举开关的设计

设计一种新型自举开关(Boost Bootstrap)电路结构,应用于SAR ADC的采样保持电路中,从而实现over-rail inputrange。此结构改进了之前同种电路输入电压不能高于2*VDD的不足。采用SMIC 55nm低压工艺,电源电压0.6V,在Cadence Spectre环境下进行电路仿真。结果表明:该电路在采样期间基本保持输出电压比输入信号大1.15V,满足SAR ADC中采样保持电路的应用需求。

高性能栅压自举开关的设计

对模数转换器中的传统开关电路的导通电阻进行了详细的理论分析,提出了一种互补型栅压自举开关电路。该电路结构相比于传统开关,通过少量的功耗代价换取了更优的频域性能,在不同工艺角下具有更好的鲁棒性,适用于先进工艺下的低电压工作环境。互补型栅压自举开关电路采用28 nm工艺设计,在1 V的电源电压下,对800 f F的负载电容进行速率为800 MS/s的采样,在低频输入下(181.25 MHz)实现的无杂散动态范围(SFDR)为89 d B,四倍奈奎斯特输入频率下(1 556 MHz)实现的SFDR为65 d B,开关电路面积为80μm×20μm。

一种新型栅压自举采样开关

基于SMIC 0.18μm CMOS工艺,设计了一种新型的栅压自举采样开关。采用镜像结构,增加了自举电容。采用时钟控制反相器,减少了MOS采样开关管的栅极节点寄生电容。这些措施有效抑制了电荷共享效应,提高了线性度,提高了采样开关的导通、关断速度。仿真结果表明,在6.25 MHz频率、0.8 V输入正弦波信号、100 MHz采样频率的条件下,该栅压自举采样开关的SFDR为111.3 dBc,SNDR为108.9 dB。

一种低功耗高性能自举采样开关

提出了一种基于TSMC 40 nm/0.9 V CMOS工艺设计的适用于音频范围的低功耗高性能栅压自举采样开关电路。通过PMOS晶体管的衬底和漏极相连接代替了时钟放大模块,极大降低了电路整体的功耗。在输入端增加了一个NMOS晶体管,随着开关时钟的开启/关闭,通过抑制核心采样晶体管的体效应,可以有效提高开关线性度。鉴于音频信号的范围,选用频率为19.53 kHz、幅值为0.3 V的正弦波信号进行10 MHz采样频率的高速采样仿真,与传统结构相比,有效位数(ENOB)、信噪比(SNR)、无杂散动态范围(SFDR)和总谐波失真(THD)四项性能指标分别提升了5.5%、3.7%、13.8%和5.4%,并且功耗降低了36.8%。

适用于中频采样的CMOS自举采样开关

分析了影响CMOS采样开关性能的非理想因素,针对中频采样A/D转换器对采样开关特性的要求,改进得到了一种新型的CMOS自举采样开关。较之传统栅压自举开关,此新型MOS采样开关能够消除由于阈值电压随输入信号变化所产生的非线性。基于0.18μm标准CMOS数模混合工艺对电路进行了模拟,模拟结果显示,在输入信号为2.39 MHz正弦波,峰峰值为2 V,采样时钟频率为100 MHz时,开关的无杂散动态范围达到116.7 dB,较之传统自举采样开关提高了15dB左右。试验结果表明该栅增压电路非常适用于高速中频采样。

应用于10bit 10MSPS SAR ADC的自举采样开关的设计

基于Global Foundries 0.18μm CMOS工艺,设计了一种用于10bit 10MSPS SAR ADC的栅压自举采样开关电路.讨论了互补型CMOS采样开关和传统的栅压自举采样开关的不足,提出了一种新型的栅压自举采样开关电路结构,有效地提高了该电路的可靠性.仿真结果表明:当输入信号频率接近奈奎斯特频率时,该栅压自举采样开关电路的信噪比可以达到72dB,可以适用于10bit 10MSPS SAR ADC的应用需求.

基于共源共栅反相器的极低功耗Sigma-Delta调制器设计

为了满足穿戴式医疗设备中低功耗、高精度的模数转换应用需求,设计一种基于共源共栅反相器的低功耗14bit/500Hz Sigma-Delta调制器电路.在低电源电压环境下,该电路采用栅压自举开关完成了高精度的信号采样.利用共源共栅反相器替换传统Sigma-Delta调制器的跨导放大器(DTA),有效降低了电路功耗.电路采用SMIC 0.13μm 1P8M混合信号工艺实现,测试结果表明,在供电电压为0.6V、时钟频率为256kHz、信号带宽为500 Hz内,Sigma-Delta调制器输出信号最大信噪失真比为69.7dB,有效精度为11.3bit,功耗仅为5.07μW.

一种用于14bit 50MHz流水线模数转换器的CMOS采样开关

分析了影响CMOS采样开关性能的非理想因素,针对14bit50MHzA/D转换器对采样开关特性的要求,提出了一种新型的时钟馈通补偿结构.该结构通过增加dummy开关管能够有效消除时钟馈通对采样值的影响,打破了开关设计中速度和精度之间的制约关系.基于SMIC0.25μm标准CMOS数模混合工艺,采用Hspice对电路进行了模拟.模拟结果显示,在输入信号为23.3MHz正弦波,峰峰值为2V,采样时钟频率为50MHz,时钟上升/下降时间为0.1ns时,无杂散动态范围达到92dB,信噪失真比达到83dB;同时时钟馈通效应造成的保持误差由5.5mV降为90μV.这种具有时钟馈通补偿结构的采样开关特别适用于高速高分辨率模数转换器.

一种高线性度CMOS栅压自举采样开关

分析了影响MOS采样开关性能的非理想因素,提出了一种新型的栅压自举采样开关,该结构不仅能通过稳定开关管的栅源电压消除导通电阻变化带来的影响,而且能通过虚拟管来消除电荷注入带来的影响。基于华润上华0.13 um标准数模混合工艺,采用Cadence软件对电路进行了模拟,模拟结果显示这种开关线性度高,适合应用于高速高精度模数转换器中。

160Msps双通道时间交织的采样保持电路设计

阐述一种双通道时间交织采样保持电路的设计,它是基于电源电压3.3V,0.13μm CMOS工艺,应用于12位160Msps双通道时间交织流水线模数转换器(ADC)中,改善型栅压自举开关被设计用来实现高的线性度。仿真结果表明,当采样速率为160Msps时,有效位数达到14.86bit,电源电流为17.3mA,无杂散动态范围达到96.2dB。

CCD图像采集系统的低功耗流水线ADC设计

设计了一个适用于面阵CCD图像采集系统的10位、90MSPS流水线ADC.通过采用低功耗动态比较器和省略输入级采样/保持模块使得该高速ADC具有低功耗的优点.电路设计使用Charter0.35μm3.3V2P4M CMOS工艺.仿真结果表明:90MHz的采样速率、3.3MHz正弦信号输入下,该ADC模块具有9.3bit的有效分辨率,最大DNL为0.5LSB,最大INL为0.8LSB,整个ADC功耗仅为35.4mW.

超过100dB SFDR的1.2V 14位20M采样保持放大器

设计了适用于14位20M流水线型模数转换器的采样保持电路.该电路采用了伪差分嵌套增益增强CMOS运算放大器,该运放的增益在各个corner及温度下都高于130dB,从而保证了采样保持电路的精度.在TSMC 0.13μm CMOS工艺下,仿真结果显示,该采样保持电路能够达到高于100dB的SFDR,完全满足14位的精度要求.

12位100MSPS CMOS双采样/保持电路

提出了一种基于时间交织原理的双采样/保持电路;分析了其相比于传统单采样技术实现高速度、高精度,同时降低功耗的优点。设计的栅压自举开关有效提高了采样的线性度。另外,为满足双采样技术的特殊应用,设计了带双边型开关电容共模反馈的全差分运放。采用SMIC0.18μmCMOS工艺仿真设计的双采样/保持电路可实现12位采样精度、100 MSPS采样速率、92.34 dB线性度和29 mW功耗的高性能。

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC1.8V/3.3V0.18μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9dB,与传统自举开关相比,提高了16.3dB。

10 bit 80 Msample/s流水线ADC的电路级设计

实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降低功耗.当输入信号幅度为1Vpp时,ADC在整个量化范围内无失码,当输入信号频率为39MHz时,可获得71.6dB的无失真动态范围和60.56dB的信噪失真比.

一种3V 13位40MHz低功耗采样/保持电路

设计了一种3V 13位40MHz低功耗采样保持电路。该电路采用带增益提高的全差分折叠式共源共栅运算放大器,满足高速高精度的要求;同时,采用带哑元补偿管的栅压自举开关,减小了采样开关带来的非线性失真。使用XFAB 0.35μm CMOS工艺库,对整体电路和分块电路进行了仿真和分析。

一种带失调校准的高速高精度采样保持电路

设计了一款基于0. 18μm CMOS工艺带失调校准的高速高精度两级采样保持电路。该电路选择开环双通道时间交织的采样保持架构,提高了整体采样保持电路的速率。通过采用高精度失调校准电路、改进的级间缓冲器以及栅压自举开关等来提高采样保持电路的精度。电路仿真结果表明,在电源电压为2 V,采样时钟为1. 6 GHz,输入信号频率为382. 8 MHz,第一级和第二级保持电容分别为0. 9 f F和0. 6 f F时,该电路的无杂散动态范围(SFDR)为85. 8 d B,总谐波失真(THD)为-81. 7 dB,有效位数(ENOB)为12. 6 Bits。

一种高性能CMOS采样/保持电路

提出了一种高性能CMOS采样/保持电路,它采用全差分电容翻转型的主体结构有效减小了噪声和功耗。在电路设计中提出了新型栅源电压恒定的自举开关来极大减小非线性失真,并同时有效抑止输入信号的直流偏移。该采样/保持电路采用0.18μm1P-6M CMOS双阱工艺来实现,在1.8V电源电压、32MHz采样速率下,输入信号直到奈奎斯特频率时仍能达到86.88dB的无杂散动态范围(SFDR),电路的信号噪声失真比(SNDR)为73.50dB。最后进行了电路的版图编辑,并对样片进行了初步测试,测试波形表明,电路实现了采样保持的功能。