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栅接地NMOS管的ESD特性研究 被引量:1
1
作者 任志伟 崔艾东 《微处理机》 2015年第1期5-6,9,共3页
ESD电路的作用是保护集成电路,使静电不损坏芯片内部电路,不造成集成电路失效,因此ESD研究是集成电路可靠性研究的重点方向之一。在新工艺下根据电路特点,设计GGNMOS器件的防护单元,为提供有效可靠的ESD防护起到至关重要的作用。
关键词 集成电路 静电释放 栅接地 NMOS
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基于深亚微米工艺的栅接地NMOS静电放电保护器件衬底电阻模型研究 被引量:5
2
作者 吴晓鹏 杨银堂 +2 位作者 高海霞 董刚 柴常春 《物理学报》 SCIE EI CAS CSCD 北大核心 2013年第4期424-430,共7页
在考虑了电导率调制效应的情况下对深亚微米静电放电(electrostatic discharge,ESD)保护器件的衬底电阻流控电压源模型进行优化,并根据轻掺杂体衬底和重掺杂外延型衬底的不同物理机制提出了可根据版图尺寸调整的精简衬底电阻宏模型,所... 在考虑了电导率调制效应的情况下对深亚微米静电放电(electrostatic discharge,ESD)保护器件的衬底电阻流控电压源模型进行优化,并根据轻掺杂体衬底和重掺杂外延型衬底的不同物理机制提出了可根据版图尺寸调整的精简衬底电阻宏模型,所建模型准确地预估了不同衬底结构上源极扩散到衬底接触扩散间距变化对触发电压Vt1的影响.栅接地n型金属氧化物半导体器件的击穿特性结果表明,所提出的衬底电阻模型与实验结果符合良好,且仿真时间仅为器件仿真软件的7%,为ESD保护器件版图优化设计提供了方法支持. 展开更多
关键词 栅接地n型金属氧化物半导体器件 静电放电 衬底电阻模型
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栅长对SOI NMOS器件ESD特性的影响 被引量:2
3
作者 恩云飞 何玉娟 +2 位作者 罗宏伟 潘金辉 肖庆中 《固体电子学研究与进展》 CAS CSCD 北大核心 2010年第3期350-352,452,共4页
采用TLP测试的方式,研究了不同栅长对栅接地SOI NMOS器件ESD(Electrostatic discharge,静电放电)特性的影响,结果发现栅长越大,维持电压VH越大,ESD二次击穿电流It2越大;其原因可能与薄硅层中的热分布有关。
关键词 静电保护 绝缘层上硅 传输线脉冲测试 栅接地n型金属-氧化物-半导体
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一种新型结构栅耦合ggNMOS ESD保护电路研究 被引量:1
4
作者 张冰 柴常春 +1 位作者 杨银堂 吴晓鹏 《电路与系统学报》 CSCD 北大核心 2011年第5期84-89,共6页
针对现有栅耦合NMOS(gate coupled NMOS,gcNMOS)静电放电(electrostatic discharge,ESD)保护电路对特定ESD脉冲不能及时响应造成的"触发死区"现象,本文提出了一种全新结构的栅耦合栅接地NMOS(gate coupled gate grounded NMOS... 针对现有栅耦合NMOS(gate coupled NMOS,gcNMOS)静电放电(electrostatic discharge,ESD)保护电路对特定ESD脉冲不能及时响应造成的"触发死区"现象,本文提出了一种全新结构的栅耦合栅接地NMOS(gate coupled gate grounded NMOS,gc-ggNMOS)ESD保护电路,这种结构通过利用保护电路中漏、栅交叠区的寄生电容作为耦合电容,连接保护电路栅与地的多晶硅(poly)电阻作为耦合电阻,在有效解决原有gcNMOS结构"触发死区"现象的同时,还避免了因引入特定耦合电容带来版图面积的增加,进而提高了ESD保护电路鲁棒性指标。本文采用ISE-TCAD仿真软件,建立了0.6μm CSMC6S06DPDM-CT02CMOS工艺下gc-ggNMOS ESD保护电路的3D物理结构模型,并对此种结构中关键性参数耦合电阻、电容与触发电压特性的关系进行了系统仿真。仿真表明,当耦合电容为定值时,保护电路触发电压随耦合电阻阻值的增加而减小,这一结果与流片的传输线脉冲(transmission line pulsing,TLP)测试结果吻合。全新结构的gc-ggNMOS ESD保护电路通过了5KV人体放电模式(human body model,HBM)测试。本文的研究结果为次亚微米MOS ESD保护电路的设计提供了一种新的参考依据。 展开更多
关键词 耦合栅接地NMOS(gate coupled GATE grounded NMOS gc-ggNMOS) 静电放电(electrostatic discharge ESD) 耦合电阻 耦合电容 传输线脉冲(transmission line pulsing TLP)
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漏极接触孔到栅间距对GGNMOS保护器件的影响
5
作者 吴晓鹏 杨银堂 +1 位作者 董刚 高海霞 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2014年第4期26-30,共5页
研究了不同漏极接触孔到栅间距对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响,并分析了相关物理机制.基于中芯国际0.18μm互补金属氧化物半导体工艺进行流片,并进行传输线脉冲测试,得到了不同漏极接触孔到栅间... 研究了不同漏极接触孔到栅间距对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响,并分析了相关物理机制.基于中芯国际0.18μm互补金属氧化物半导体工艺进行流片,并进行传输线脉冲测试,得到了不同漏极接触孔到栅间距(DCGS)值的保护器件单位宽度失效电流水平的变化趋势.结合器件仿真,分析了保护器件的电、热分布情况.研究结果表明,DCGS值的增大,使电流密度峰值向远离沟道的方向移动,从而降低了尖端放电的风险.同时,当DCGS值增大到一定阈值时,由于漏区与衬底温度达到平衡,因此失效电流水平出现饱和趋势. 展开更多
关键词 漏极接触孔到间距 静电放电 栅接地N型金属氧化物半导体
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多种栅结构SOI NMOS器件ESD特性研究 被引量:1
6
作者 何玉娟 罗宏伟 肖庆中 《固体电子学研究与进展》 CAS CSCD 北大核心 2013年第5期501-504,共4页
研究了不同栅结构对栅接地SOI NMOS器件ESD(Electrostatic discharge,静电放电)特性的影响,结果发现环源结构的SOI NMOS器件抗ESD能力最强,而环栅结构的器件抗ESD能力最弱,其原因可能与器件有缘区面积和电流分布有关。
关键词 静电保护 绝缘层上硅 传输线脉冲测试 栅接地N型金属-氧化层-半导体器件
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nMOSFET X射线辐射影响研究 被引量:3
7
作者 罗宏伟 杨银堂 +1 位作者 恩云飞 朱樟明 《核电子学与探测技术》 CAS CSCD 北大核心 2004年第3期246-248,245,共4页
介绍了在强电流作用下的ggnMOS作用机理,分析了ggnMOS抗ESD能力的主要表征参数,利用X射线辐射系统和TLP测试系统研究了辐射总剂量对ggnMOS抗ESD能力的影响。试验结果表明,随辐射总剂量的增加,ggnMOS的开启电压、维持电压都将下降,这有... 介绍了在强电流作用下的ggnMOS作用机理,分析了ggnMOS抗ESD能力的主要表征参数,利用X射线辐射系统和TLP测试系统研究了辐射总剂量对ggnMOS抗ESD能力的影响。试验结果表明,随辐射总剂量的增加,ggnMOS的开启电压、维持电压都将下降,这有利于提高ggnMOS的抗ESD能力,而表征其抗ESD能力的参数(二次击穿电流It2)开始随辐射总剂量的增加而减少,到达一定剂量后将随总剂量的增加而增加。 展开更多
关键词 栅接地nMOS ESD 辐射总剂量 开启电压 二次击穿电流 X射线辐射
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沟道尺寸对深亚微米GGNMOS保护器件特性的影响 被引量:2
8
作者 吴晓鹏 杨银堂 +1 位作者 刘海霞 董刚 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2015年第6期113-117,共5页
基于测试结果,研究了不同沟道宽度、沟道长度对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响机制,并得出保护器件沟道尺寸的优化准则.基于SMIC 0.18μm CMOS工艺进行流片及传输线脉冲测试,得到了不同版图参数条... 基于测试结果,研究了不同沟道宽度、沟道长度对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响机制,并得出保护器件沟道尺寸的优化准则.基于SMIC 0.18μm CMOS工艺进行流片及传输线脉冲测试,得到了不同版图参数条件下保护器件的I-V特性.基于失效电流水平变化趋势以及器件仿真结果,分析了相关物理机制.研究结果表明,沟道宽度的选取必须结合器件的导通均匀性情况,同时沟道长度值则通过改变器件沟道下方的热分布影响保护器件的鲁棒性.利用实验方法分析了沟道尺寸对单叉指栅接地N型金属氧化物半导体保护器件性能影响的物理机制,对深亚微米保护器件的版图设计提供了优化指导. 展开更多
关键词 沟道宽度 沟道长度 静电放电 栅接地N型金属氧化物半导体
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GGNMOS叉指宽度与金属布线对ESD防护性能的影响 被引量:1
9
作者 梁海莲 董树荣 +2 位作者 顾晓峰 李明亮 韩雁 《固体电子学研究与进展》 CAS CSCD 北大核心 2013年第2期194-198,共5页
栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar... 栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。 展开更多
关键词 栅接地N型金属氧化物半导体场效应晶体管 静电放电 双极型-互补型金属氧化物半导体-双扩散金属氧化物半导体工艺 叉指 金属布线 失效电流
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基于抗静电设计的集成电路可靠性技术研究 被引量:2
10
作者 杨菊瑾 《微处理机》 2017年第2期22-25,共4页
集成电路工艺发展到深亚微米阶段,器件的物理尺寸日益减小,芯片的可靠性设计面临的问题越来越复杂。为缩短研制周期,节约成本,应在电路设计时就考虑可靠性问题。ESD是CMOS电路中最为常见的失效机理之一,严重的会造成电路自我烧毁。概述... 集成电路工艺发展到深亚微米阶段,器件的物理尺寸日益减小,芯片的可靠性设计面临的问题越来越复杂。为缩短研制周期,节约成本,应在电路设计时就考虑可靠性问题。ESD是CMOS电路中最为常见的失效机理之一,严重的会造成电路自我烧毁。概述了集成电路的可靠性设计,介绍了CMOS集成电路ESD保护的必要性,分析了ESD的失效机理,研究了在CMOS电路中几类常见的ESD保护方法,分析了各种保护方式的原理和特点。 展开更多
关键词 可靠性 静电放电 ESD保护电路 集成电路工艺 晶闸管 栅接地场效应管
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基于Verilog-A的深亚微米GGNMOS ESD保护器件可调模型研究
11
作者 吴晓鹏 杨银堂 董刚 《兰州大学学报(自然科学版)》 CAS CSCD 北大核心 2013年第2期270-275,共6页
针对深亚微米工艺实现的GGNMOS器件推导分析了其相关寄生元件的工作机理和物理模型,并基于Verilog-A语言建立了保护器件的电路仿真模型.详细讨论了保护器件寄生衬底电阻对保护器件触发电压的影响,进一步给出了衬底电阻值可随源极扩散到... 针对深亚微米工艺实现的GGNMOS器件推导分析了其相关寄生元件的工作机理和物理模型,并基于Verilog-A语言建立了保护器件的电路仿真模型.详细讨论了保护器件寄生衬底电阻对保护器件触发电压的影响,进一步给出了衬底电阻值可随源极扩散到衬底接触扩散间距调节的解析表达式并用于特性模拟,仿真结果与流片器件的传输线脉冲测试结果吻合. 展开更多
关键词 栅接地NMOS 静电放电 衬底电阻 传输线脉冲
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65nm CMOS工艺下新型静电防护衬底改造GGNMOS 被引量:2
12
作者 郑剑锋 韩雁 +4 位作者 马飞 董树荣 苗萌 吴健 曾杰 《微电子学》 CAS CSCD 北大核心 2012年第6期885-888,共4页
为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65nmCMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改造GGNMOS。测试结果表明,与传统GGNMOS结构相比,新型结构具有... 为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65nmCMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改造GGNMOS。测试结果表明,与传统GGNMOS结构相比,新型结构具有低触发电压(3V)以及更高的失效电流(增加23.5%)等优点。 展开更多
关键词 纳米集成电路工艺 静电防护 栅接地场效应晶体管
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Dynamically Authorized Role-Based Access Control for Grid Applications
13
作者 YAO Hanbing HU Heping LU Zhengding LI Ruixuan 《Geo-Spatial Information Science》 2006年第3期223-228,233,共7页
Grid computing is concerned with the sharing and coordinated use of diverse resources in distributed “virtual organizations”. The heterogeneous, dynamic and multi-domain nature of these environments makes challengin... Grid computing is concerned with the sharing and coordinated use of diverse resources in distributed “virtual organizations”. The heterogeneous, dynamic and multi-domain nature of these environments makes challenging security issues that demand new technical approaches. Despite the recent advances in access control approaches applicable to Grid computing, there remain issues that impede the development of effective access control models for Grid applications. Among them there are the lack of context-based models for access control, and reliance on identity or capability-based access control schemes. An access control scheme that resolve these issues is presented, and a dynamically authorized role-based access control (D-RBAC) model extending the RBAC with context constraints is proposed. The D-RABC mechanisms dynamically grant permissions to users based on a set of contextual information collected from the system and user’s environments, while retaining the advantages of RBAC model. The implementation architecture of D-RBAC for the Grid application is also described. 展开更多
关键词 Grid security RBAC context-based access control
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源、漏到栅距离对次亚微米ggNMOS ESD保护电路鲁棒性的影响 被引量:13
14
作者 张冰 柴常春 杨银堂 《物理学报》 SCIE EI CAS CSCD 北大核心 2010年第11期8063-8070,共8页
基于对静电放电(electrostatic discharge,ESD)应力下高电压、大电流特性的研究,本文通过优化晶格自加热漂移-扩散模型和热力学模型,并应用优化模型建立了全新的0.6μm CSMC6S06DPDM-CT02CMOS工艺下栅接地NMOS(gate grounded NMOS,ggNMO... 基于对静电放电(electrostatic discharge,ESD)应力下高电压、大电流特性的研究,本文通过优化晶格自加热漂移-扩散模型和热力学模型,并应用优化模型建立了全新的0.6μm CSMC6S06DPDM-CT02CMOS工艺下栅接地NMOS(gate grounded NMOS,ggNMOS)ESD保护电路3D模型,对所建模型中漏接触孔到栅距离(drain contact togate spacing,DCGS)与源接触孔到栅距离(source contact to gate spacing,SCGS)对保护电路鲁棒性指标--开启电压、击穿电压、自热峰值等参数的影响进行了系统研究.仿真结果表明,DCGS和SCGS的改变对保护电路的开启电压和热平衡没有影响,而DCGS比起SCGS对保护电路的击穿电压和器件的自热峰值敏感度更高,但持续增大DCGS和SCGS并不能单调提升保护电路的击穿电压值以及降低器件的自热峰值,因此不宜单一通过增大DCGS和SCGS的方式来改善ESD保护电路的鲁棒性.仿真结果与0.5μm和0.6μm CMOS工艺流片的传输线脉冲(transmission line pulse,TLP)测试结果对比显示,本文建立模型的仿真结果较好地反映了保护电路在ESD条件下的电、热特性趋势,其结论与测试结果符合.本文的研究结果为次亚微米ggNMOS ESD保护电路版图设计中的参数选取提供了依据. 展开更多
关键词 栅接地NMOS 静电放电 漏接触孔到的距离 源接触孔到的距离
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源漏硅化物扩散层分离技术对SOINMOS抗ESD的影响 被引量:1
15
作者 宋文斌 许高博 +1 位作者 曾传滨 韩郑生 《功能材料与器件学报》 CAS CSCD 北大核心 2008年第6期1007-1012,共6页
采用金属硅化物扩散层分隔技术制备了源漏区具有不同硅化物挡板尺寸的环型栅PD SOI MOSFETs,通过CLP实验数据分析器件的硅化物隔离档板的尺寸对SOI NMOSTET抗ESD能力以及对多指栅ggnMOS管子导通均匀性的影响。结果显示,采用了硅化物隔... 采用金属硅化物扩散层分隔技术制备了源漏区具有不同硅化物挡板尺寸的环型栅PD SOI MOSFETs,通过CLP实验数据分析器件的硅化物隔离档板的尺寸对SOI NMOSTET抗ESD能力以及对多指栅ggnMOS管子导通均匀性的影响。结果显示,采用了硅化物隔离挡板的管子二次击穿电压明显提高;随着挡板尺寸增加,多指栅的导通均匀性得到明显改善。 展开更多
关键词 绝缘体上硅SOI ESD 源漏硅化物 二次击穿 导通电阻 栅接地NMOS器件
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