一种新型结构栅耦合ggNMOS ESD保护电路研究

针对现有栅耦合NMOS(gate coupled NMOS,gcNMOS)静电放电(electrostatic discharge,ESD)保护电路对特定ESD脉冲不能及时响应造成的"触发死区"现象,本文提出了一种全新结构的栅耦合栅接地NMOS(gate coupled gate grounded NMOS,gc-ggNMOS)ESD保护电路,这种结构通过利用保护电路中漏、栅交叠区的寄生电容作为耦合电容,连接保护电路栅与地的多晶硅(poly)电阻作为耦合电阻,在有效解决原有gcNMOS结构"触发死区"现象的同时,还避免了因引入特定耦合电容带来版图面积的增加,进而提高了ESD保护电路鲁棒性指标。本文采用ISE-TCAD仿真软件,建立了0.6μm CSMC6S06DPDM-CT02CMOS工艺下gc-ggNMOS ESD保护电路的3D物理结构模型,并对此种结构中关键性参数耦合电阻、电容与触发电压特性的关系进行了系统仿真。仿真表明,当耦合电容为定值时,保护电路触发电压随耦合电阻阻值的增加而减小,这一结果与流片的传输线脉冲(transmission line pulsing,TLP)测试结果吻合。全新结构的gc-ggNMOS ESD保护电路通过了5KV人体放电模式(human body model,HBM)测试。本文的研究结果为次亚微米MOS ESD保护电路的设计提供了一种新的参考依据。

nMOSFET X射线辐射影响研究

介绍了在强电流作用下的ggnMOS作用机理,分析了ggnMOS抗ESD能力的主要表征参数,利用X射线辐射系统和TLP测试系统研究了辐射总剂量对ggnMOS抗ESD能力的影响。试验结果表明,随辐射总剂量的增加,ggnMOS的开启电压、维持电压都将下降,这有利于提高ggnMOS的抗ESD能力,而表征其抗ESD能力的参数(二次击穿电流It2)开始随辐射总剂量的增加而减少,到达一定剂量后将随总剂量的增加而增加。

基于Verilog-A的深亚微米GGNMOS ESD保护器件可调模型研究

针对深亚微米工艺实现的GGNMOS器件推导分析了其相关寄生元件的工作机理和物理模型,并基于Verilog-A语言建立了保护器件的电路仿真模型.详细讨论了保护器件寄生衬底电阻对保护器件触发电压的影响,进一步给出了衬底电阻值可随源极扩散到衬底接触扩散间距调节的解析表达式并用于特性模拟,仿真结果与流片器件的传输线脉冲测试结果吻合.

源、漏到栅距离对次亚微米ggNMOS ESD保护电路鲁棒性的影响

基于对静电放电(electrostatic discharge,ESD)应力下高电压、大电流特性的研究,本文通过优化晶格自加热漂移-扩散模型和热力学模型,并应用优化模型建立了全新的0.6μm CSMC6S06DPDM-CT02CMOS工艺下栅接地NMOS(gate grounded NMOS,ggNMOS)ESD保护电路3D模型,对所建模型中漏接触孔到栅距离(drain contact togate spacing,DCGS)与源接触孔到栅距离(source contact to gate spacing,SCGS)对保护电路鲁棒性指标--开启电压、击穿电压、自热峰值等参数的影响进行了系统研究.仿真结果表明,DCGS和SCGS的改变对保护电路的开启电压和热平衡没有影响,而DCGS比起SCGS对保护电路的击穿电压和器件的自热峰值敏感度更高,但持续增大DCGS和SCGS并不能单调提升保护电路的击穿电压值以及降低器件的自热峰值,因此不宜单一通过增大DCGS和SCGS的方式来改善ESD保护电路的鲁棒性.仿真结果与0.5μm和0.6μm CMOS工艺流片的传输线脉冲(transmission line pulse,TLP)测试结果对比显示,本文建立模型的仿真结果较好地反映了保护电路在ESD条件下的电、热特性趋势,其结论与测试结果符合.本文的研究结果为次亚微米ggNMOS ESD保护电路版图设计中的参数选取提供了依据.

源漏硅化物扩散层分离技术对SOINMOS抗ESD的影响

采用金属硅化物扩散层分隔技术制备了源漏区具有不同硅化物挡板尺寸的环型栅PD SOI MOSFETs,通过CLP实验数据分析器件的硅化物隔离档板的尺寸对SOI NMOSTET抗ESD能力以及对多指栅ggnMOS管子导通均匀性的影响。结果显示,采用了硅化物隔离挡板的管子二次击穿电压明显提高;随着挡板尺寸增加,多指栅的导通均匀性得到明显改善。