高压GGNMOS器件结构及工艺对ESD防护特性的影响

基于高压CMOS工艺,对高压栅极接地N型金属氧化物半导体(Highvoltagegrounded-gate N-metal-oxide-semiconductor, HV-GGNMOS)的静电放电(Electrostatic discharge, ESD)防护性能进行研究。由于强折回特性以及失效电流低,HV-GGNMOS在实际应用中受到限制。本文通过计算机辅助设计技术仿真及传输线脉冲实验研究了工艺参数及版图结构对器件ESD防护性能的影响。结果表明,增加漂移区掺杂浓度可以有效提高器件失效电流;加强体接触和增加漂移区长度可以提高器件的维持电压,但失效电流会有所下降,占用版图面积也会更大。

基于GGNMOS的ESD建模与仿真技术研究

随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,建立器件模型,根据ESD防护能力的需求,计算出GGNMOS的设计参数,设计出防护指标达到人体模型(HBM)4.5kV的管子。结果表明,该方法简单有效,能缩短设计周期,是防护器件设计的一种优秀方法。

0.13μm GGNMOS管的ESD特性研究

当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0.13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。

静电注入对55nm MV/HV GGNMOS ESD性能的影响

静电防护问题是提升集成电路可靠性面临的主要挑战之一。基于55 nm HV CMOS工艺,研究了静电注入对中压(MV)和高压(HV)GGNMOS(Gate-Grounded NMOS)器件静电防护性能的影响。研究结果表明,对MV GGNMOS器件来说,静电注入能够在有效降低开启电压(V_(t))、保持电压(V_(h))的同时,减小对二次击穿电流(I_(t2))的影响,且注入面积的改变对器件性能的影响极为有限;对HV GGNMOS器件来说,提高静电注入浓度能够有效提高静电防护能力。

多指条形GG-NMOS结构ESD保护电路

对采用多指条形GGNMOS结构的ESD保护电路的工作原理进行分析，并对其进行ESD测试实验。理论分析了影响ESD性能的一些因素，提出一种栅耦合技术保护电路方案，并达到了设计要求。实验结果显示，其性能已达到人体放电模式（HBM）的2级标准（2000-4000V）。

一种CMOS新型ESD保护电路设计

金属氧化物半导体(MOS)器件的缩放技术使集成电路芯片面临着严重的静电放电(ESD)威胁,而目前采用的ESD保护电路由于电流集边效应等原因,普遍存在着抗静电能力有限、占用较大芯片面积等问题。根据全芯片ESD防护机理,基于SMIC 0.18μm工艺设计并实现了一种新型ESD保护电路,其具有结构简单、占用芯片面积小、抗ESD能力强等特点。对电路的测试结果表明,相对于相同尺寸栅极接地结构ESD保护电路,新型ESD保护电路在降低35%芯片面积的同时,抗ESD击穿电压提升了32%,能够有效保护芯片内部电路免受ESD造成的损伤和降低ESD保护电路的成本。

高速CMOS模拟集成电路中的静电保护电路设计

分析了静电放电(ESD)保护的基本原理,指出了传统的用于模拟电路的 ESD保护电路在高速电路应用中的局限性.提出了在端口的栅极接地NMOS管和栅极接电源 PMOS管的基础上,加上电源与地之间的高速静电泻放回路(片上保护)的新电路结构.仿真结果表明,该电路满足USB2.0高速接口电路的ESD保护要求.试验测试结果表明该 ESD保护电路在人体模式下的击穿电压在正负2 500 V以上,具有实际的应用意义.

两种提高DRAM接口模块抗静电能力的方法

随着工艺不断的发展,芯片越来越容易被静电放电(ESD)冲击损坏。在动态随机存取存储器(DRAM)芯片中最容易被ESD损坏的模块就是接口(I/O)模块。本文针对DRAM接口模块被ESD损坏的两种情况,提出两种不同的改进方法,实现DRAM芯片抗ESD能力的大幅提高。