覆盖Si_3N_4层和栅氧化物氮化对晶体管的影响

研究了在各种各样的晶体管中高于最低限度的坡面外层上覆盖硅氮化物和栅氧化物被氮化的影响,同时制作出具有高、低压晶体管的硅晶片。当干燥氧化物和降低化学蒸汽的压力使之凝固的2个步骤(LPCVD)被用于厚栅氧化物时,薄栅氧化物被氮氧化改善。薄栅氧化物的厚度是4.5nm,厚栅氧化物的厚度为29nm。低压nMOS和pMOS不显示出任何驼峰,高压pMOS也一样。高压nMOS高于最低限度的驼峰取决于工艺条件。它表明没有覆盖硅氮化层的严重驼峰取决于经过LPCVD的内部涂层氧化沉淀后化学处理期间的湿度扩散。这说明,采用氮氧化物阻止水汽扩散防止驼峰的方法是有效的。

氮氧化物栅介质抗辐射性能研究

本文利用具有氮氧化物栅介质的ＮＭＯＳ、ＰＭＯＳ和ＣＭＯＳ集成电路研究氮氧化物栅的抗γ总剂量性能，结果表明氮氧化物多层栅介质有比纯ＳｉＯ２更好的抗辐射性能。

薄栅氧化层斜坡电压TDDB寿命评价

随着超大规模集成电路的不断发展,薄栅氧化层的质量对器件和电路可靠性的作用越来越重要。经时绝缘击穿(TDDB)是评价薄栅氧化层质量的重要方法。文章着重于薄栅氧化层TDDB可靠性评价的斜坡电压试验方法的研究,基于斜坡电压实验,提取模型参数,分别利用线性场模型和定量物理模型,外推出工作电压下栅氧化层的寿命。通过分析斜坡电压实验时氧化层的击穿过程,提出斜坡电压实验时利用统一模型外推栅氧化层的寿命比较合适。

薄栅氧化层斜坡电压TDDB击穿参数的研究

随着超大规模集成电路的不断发展,薄栅氧化层的质量对器件和电路的可靠性的作用越来越重要。经时绝缘击穿(TDDB)是评价薄栅氧化层质量的重要方法。本次实验主要是通过斜坡电压实验来研究薄栅氧化层的TDDB,测出斜坡电压时氧化层的击穿电压、击穿电荷以及击穿时间,研究了斜坡电压情况下,栅氧化层击穿电荷、击穿电压和外加电压斜率等击穿参数间的依赖关系。

复合型栅氧化层薄膜双栅MOSFET研究

通过对硅膜中最低电位点电位的修正,得到复合型栅氧化层薄膜双栅MOSFET亚阈值电流模型以及阈值电压模型。利用MEDICI软件,针对薄膜双栅MOSFET,对四种复合型栅氧化层结构DIDG MOSFET(Dual insulator double gate MOSFET)进行了仿真。通过仿真可知:在复合型结构中,随着介电常数差值的增大,薄膜双栅器件的短沟道效应和热载流子效应得到更有效的抑制,同时击穿特性也得到改善。此外在亚阈值区中,亚阈值斜率也可以通过栅氧化层设计进行优化,复合型结构器件的亚阈值斜率更小,性能更优越。

纳米双栅MOS器件的二维量子模拟

利用非平衡格林函数法处理开放边界条件的薛定谔方程,与泊松方程自洽求解,在实空间实现了对纳米量级双栅MOS器件的二维量子模拟。与模空间法的仿真效率及模拟结果进行了比较,对栅极漏电流受栅介质、栅与源漏交叠、栅氧层厚度的影响进行了研究。

短沟道双栅MOSFET的亚阈值特性分析

基于泊松方程和拉普拉斯方程,结合双栅MOSFET的边界条件,采用牛顿-拉夫逊迭代法推导了双栅MOSFET亚阈值区全沟道的电势解析解。在亚阈值区电流密度方程的基础上,提出了双栅MOSFET的一个亚阈值电流模型,并获得了亚阈值摆幅的解析公式。通过对物理模型和数值模拟结果进行比较,发现在不同的器件结构参数下,亚阈值摆幅之间的误差均小于5%。

杂质浓度对槽栅PMOSFET抗热载流子特性的影响

基于流体动力学能量输运模型 ,利用二维仿真软件 Medici研究了深亚微米槽栅 PMOS器件衬底和沟道掺杂浓度对器件抗热载流子特性的影响 ,并从器件内部物理机理上对研究结果进行了解释。研究发现 ,随着沟道杂质浓度的提高 ,器件的抗热载流子能力增强 ;而随着衬底掺杂浓度的提高 ,器件的抗热载流子性能降低。这主要是因为这些结构参数影响了电场在槽栅 MOS器件内的分布和拐角效应 。

一种精确求解超薄栅NMOS器件隧穿电流的模型

提出了一种精确求解隧穿电流的模型。通过自洽求解一维薛定谔方程和泊松方程,得到NMOS器件的半导体表面电势分布、反型层二维电子气的量子化能级以及对应的载流子浓度分布。为计算隧穿电流,采用了多步势垒逼近方法计算栅氧化物势垒层的隧穿几率,从而避免了WKB方法在突变边界处波函数不连续带来的缺陷。通过考虑(100)Si衬底的导带多能谷效应和栅极多晶硅耗尽效应,讨论了不同栅氧化层厚度下隧穿电流与栅压的依赖关系。模拟结果与实验数据吻合。

采用多输入浮栅MOS器件的四值编-译码电路设计

提出一种采用多输入浮栅MOS管设计具有可控阈值功能的电压型多值逻辑电路的方法.对每个浮栅MOS管的逻辑功能均采用传输开关运算予以表示以实现有效综合。在此基础上提出了一种新的电压型多输入浮栅MOS四值编码器和译码器设计。所提出的电路在结构上得到了非常明显的简化,并可采用标准的双层多晶硅CMOS工艺予以实现。此外,这些电路具有逻辑摆幅完整、延迟小等特点。采用TSMC0.35μm双层多晶硅CMOS工艺参数的HSPICE模拟结果验证了所提出设计方案的正确性。

栅长对SOI NMOS器件ESD特性的影响

采用TLP测试的方式,研究了不同栅长对栅接地SOI NMOS器件ESD(Electrostatic discharge,静电放电)特性的影响,结果发现栅长越大,维持电压VH越大,ESD二次击穿电流It2越大;其原因可能与薄硅层中的热分布有关。

凹槽拐角对深亚微米槽栅PMOSFET特性的影响

为优化槽栅器件结构 ,提高槽栅 MOSFET的性能和可靠性 ,文中用器件仿真软件对凹槽拐角对深亚微米槽栅 PMOSFET的特性影响进行了研究。研究结果表明凹槽拐角强烈影响器件的特性 :随着凹槽拐角的增大 ,阈值电压上升 ,电流驱动能力提高 ,而热载流子效应大大减弱 ,抗热载流子性能增强 ,热载流子可靠性获得提高 ;但凹槽拐角过大时 (例如 90°) 。

新型浮栅MOS单管动态比较器设计

提出一种新型浮栅MOS单管动态比较器的电路结构。以浮栅MOS单管为核心,根据浮栅电荷的保持特性,在时钟控制下,两个电压分时地输入浮栅MOS管从而引起浮栅电位变化,相对变化后的浮栅电位决定着比较管的再通断,使预充电的输出电容与源极电容重新分配电荷,通过输出电容上电压是否发生变化来反映比较结果。单管比较避免差分对管由于工艺偏差所引起的输入失调问题,而且以浮栅偏置抵消MOS管的阈值。采用charted0.35μmCMOS工艺设计电路,面积约为0.003mm2,经前、后仿真和流片测试,结果表明,电路功能正确。并且在3.3V电源电压下、比较时间为0.4μs时,平均功耗为2.8mW。

漏极接触孔到栅间距对GGNMOS保护器件的影响

研究了不同漏极接触孔到栅间距对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响,并分析了相关物理机制.基于中芯国际0.18μm互补金属氧化物半导体工艺进行流片,并进行传输线脉冲测试,得到了不同漏极接触孔到栅间距(DCGS)值的保护器件单位宽度失效电流水平的变化趋势.结合器件仿真,分析了保护器件的电、热分布情况.研究结果表明,DCGS值的增大,使电流密度峰值向远离沟道的方向移动,从而降低了尖端放电的风险.同时,当DCGS值增大到一定阈值时,由于漏区与衬底温度达到平衡,因此失效电流水平出现饱和趋势.

短沟道双栅MOSFET二维表面势解析模型

采用分解电势的方法求解二维泊松方程,建立了考虑电子准费米势的短沟道双栅MOSFET的二维表面势模型,并在其基础上导出了阈值电压、短沟道致阈值电压下降效应和漏极感应势垒降低效应的解析模型。研究了不同沟道长度、栅压和漏压情况下的沟道表面势,分析了沟道长度和硅膜厚度对短沟道效应的影响。研究结果表明,电子准费米势对开启后的器件漏端附近表面势有显著影响,新模型可弥补现有模型中漏端附近表面势误差较大的缺点;对于短沟道双栅MOSFET,适当减小硅膜厚度可抑制短沟道效应。

双栅掺杂隔离肖特基MOSFET的解析模型

通过考虑肖特基势垒降低效应求解三段连续的二维泊松方程,建立了双栅掺杂隔离肖特基MOSFET亚阈值区全沟道连续的电势模型。在该电势模型的基础上,推导了阈值电压模型和漏致势垒降低效应的表达式;研究了掺杂隔离区域不同掺杂浓度下的沟道电势分布,分析了沟道长度和厚度对短沟道效应的影响。结果表明,掺杂隔离区域能改善肖特基MOSFET的电学特性;对于短沟道双栅掺杂隔离肖特基MOSFET,适当减小沟道宽度能有效抑制短沟道效应。

纵向对称双硅栅薄膜MOSFET的等电位近似模型

论述了纵向对称双硅栅薄膜 MOSFET的等电位近似模型的研究 ,通过对该器件建立泊松方程 ,并利用在阈值电压附近硅膜中的等电位近似 ,得到了这种对称双硅栅 MOSFET器件的电流模型 ,并在不同参数下对该模型进行了模拟 ,最终得到 Ids-Vg

双栅MOSFET沟道侧壁绝缘柱(DP)表面势解析模型

采用抛物线近似方法求解二维泊松方程,建立了漏端沟道侧壁绝缘柱表面电势解析模型。在该解析模型下,求解了不同漏压下的表面势,并与Atlas仿真结果做对比。比较了在相同条件下,DPDG MOSFET与DG MOSFET的沟道侧壁电势与电场分布。在不同沟道长度下,分析了DPDG MOSFET器件的阈值电压(Vth),亚阈值斜率(SS)以及漏感应势垒降低效应(DIBL),并与DG MOSFET作对比。结果表明,添加绝缘柱DP后,不仅减小了源漏端电荷分享,而且增强了栅对电荷控制,从而改善了器件的DIBL效应,并有效提高了器件的可靠性。

环栅肖特基势垒金属氧化物半导体场效应管漏致势垒降低效应研究

结合环栅肖特基势垒金属氧化物半导体场效应管(MOSFET)结构,通过求解圆柱坐标系下的二维泊松方程得到了表面势分布,并据此建立了适用于低漏电压下的环栅肖特基势垒NMOSFET阈值电压模型.根据计算结果,分析了漏电压、沟道半径和沟道长度对阈值电压和漏致势垒降低的影响,对环栅肖特基势垒MOSFET器件以及电路设计具有一定的参考价值.