SOI LDMOS栅漏电容特性的研究

借助软件,模拟并研究了SOILDMOS栅漏电容Cgd与栅源电压Vgs和漏源电压Vds的关系;研究了栅氧化层厚度,漂移区注入剂量,P阱注入剂量,SOI厚度,场板长度等五个结构工艺参数对Cgd的影响;提出了减小SOILDMOS栅漏电容Cgd的各参数调节方法。

基于LDMOS栅漏电容特性的研究

此处主要对LDMOS栅漏电容(CGD)进行分析与计算,并借助二维器件模拟软件MEDICI模拟并分析了栅漏电容与漏源电压的关系,通过计算得到的数据与软件模拟结果的对比。研究了场极板长度、场氧化层厚度、P阱注入剂量,漂移区浓度4个结构工艺参数对栅漏电容的影响。

漏栅寄生电容对IGBT工作特性影响的研究

漏栅寄生电容是ＩＧＢＴ管的一个重要参数，能引起意外的栅源电压尖峰，击穿栅源间的硅氧化膜，导致器件永久失效。对此种影响的过程进行了分析。

浮动电极对屏蔽栅沟槽型MOSFET特性的影响

提出了在屏蔽栅沟槽型MOSFET(SGT)的沟槽侧壁氧化层中形成浮动电极的结构,通过改善电场分布,优化了特征导通电阻与特征栅漏电容。在传统SGT结构的基础上,仅通过增大外延层掺杂浓度,改变浮动电极的长度和位置以及氧化层厚度,最终得到击穿电压为141.1 V、特征导通电阻为55 mΩ·mm^(2)、特征栅漏电容为4.72 pF·mm^(-2)的浮动电极结构。与相同结构参数的SGT结构相比,在击穿电压不变的条件下,浮动电极结构的特征导通电阻降低了9.3%,Baliga优值提升了13%,特征栅漏电容降低了28.4%。

钝化介质层对功率GaAs MESFET的栅-漏击穿特性影响

用直接测定GaAs MESFET的栅-漏极电容-频率(C-f)和高频电容-电压(C-V)的方法,研究了钝化层-半导体界面的慢界面陷阱电荷对栅-漏反向击穿特性的影响,为解决GaAs MESFET的栅-漏反向击穿特性不良和不稳定提供了依据。

漏极接触孔到栅间距对GGNMOS保护器件的影响

研究了不同漏极接触孔到栅间距对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响,并分析了相关物理机制.基于中芯国际0.18μm互补金属氧化物半导体工艺进行流片,并进行传输线脉冲测试,得到了不同漏极接触孔到栅间距(DCGS)值的保护器件单位宽度失效电流水平的变化趋势.结合器件仿真,分析了保护器件的电、热分布情况.研究结果表明,DCGS值的增大,使电流密度峰值向远离沟道的方向移动,从而降低了尖端放电的风险.同时,当DCGS值增大到一定阈值时,由于漏区与衬底温度达到平衡,因此失效电流水平出现饱和趋势.

多晶硅薄膜晶体管的栅电容模型

多晶硅薄膜晶体管具有独特的栅电容特性,即泄漏区中栅源电容的反常增大和饱和区中栅漏电容由于kink效应的增大。基于Meyer模型,考虑了泄漏产生效应和kink效应,对多晶硅薄膜晶体管的栅漏电容和栅源电容特性进行了建模研究。对实验数据进行拟合发现,提出的模型与实验数据符合得较好,能准确地预测多晶硅薄膜晶体管的栅电容特性。

复合多晶硅栅LDMOS的特性研究

提出了一种应用于射频领域的复合多晶硅栅LDMOS结构(DMG-LDMOS),并给出了工艺实现方法。此结构采用了栅工程的概念,所设计的栅电极由S-栅和D-栅两块电极并列组成,其中,S-栅采用功函数较高的p+多晶硅;D-栅采用功函数较低的n+多晶硅。MEDICI对n沟道DMG-LDMOS和n沟道普通LDMOS的模拟结果表明,该结构能够提高器件的沟道载流子速度,从而增加器件的跨导值,并且该结构在提高器件击穿电压的同时还能提高器件的截止频率。

一种高性能快速关断型槽栅MOS器件

提出了一种高性能快速关断型槽栅MOS器件.与常规型器件相比,这种新型器件在氧化槽内引入了两个垂直场板,这不仅使得器件在漂移区内引入了两个新的电场峰值,增大了器件的击穿电压BV,而且使得器件垂直漏场板周围形成了一层浓度更大的积累层,降低了导通电阻.故提高了器件的巴利加优值FOM.由于这种新型器件纵向栅、漏场板之间存在的垂直场板使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容.结果分析表明:氧化槽宽度为1.7μm、漂移区浓度为2.3×1015cm-3时这个新型器件巴利加优值FOM提升了84.8%,栅漏电荷Q_(GD)提升了26.8%.

屏蔽栅结构射频功率VDMOSFET研制

在台栅垂直双扩散金属-氧化物-半导体场效应晶体管(VDMOSFET)的结构基础上,利用常规硅工艺技术,研制出了一种具有屏蔽栅结构的射频功率VDMOSFET器件,在多晶硅栅电极与漏极漂移区之间的氧化层中间加入了多晶硅屏蔽层,大幅度降低了器件的栅漏电容Cgd。研制出的屏蔽栅结构VDMOSFET器件的总栅宽为6 cm、漏源击穿电压为57 V、漏极电流为4.3 A、阈值电压为3.0 V、跨导为1.2 S,与结构尺寸相同、直流参数相近的台栅结构VDMOSFET器件相比,屏蔽栅结构VDMOSFET器件的栅漏电容降低了72%以上,器件在175 MHz、12 V的工作条件下,连续波输出功率为8.4 W、漏极效率为70%、功率增益为10 dB。

短沟MOS器件GIDL漏电的改善

随着MOSFET栅氧厚度的逐渐减薄,栅致漏极泄漏(GIDL)电流呈指数级增加,当工艺进入超深亚微米节点,器件的栅氧厚度不足2 nm,短沟器件的GIDL效应非常强烈。研究了相关工艺对器件GIDL效应的影响,发现了GIDL的主要泄漏机制。通过模拟仿真和工艺试验,证明了Halo注入工艺相对于其他工艺对GIDL效应的影响更大,降低Halo注入剂量是相对最优的工艺改善方案。

一种新型降低GIDL的纳米线环栅场效应晶体管

提出了一种可以有效降低环栅晶体管栅致漏极泄漏(GIDL)的新型非对称沟道介质环场效应环栅(GAA)晶体管。位于漏端附近的沟道介质环结构可有效降低载流子沿沟道方向的带间隧穿几率,从而显著改善环栅器件在关态时的栅致漏极泄漏电流情况。3D TCAD仿真结果表明,与具有真空侧墙或者一般氧化物侧墙的常规环栅器件相比,新型非对称沟道介质环晶体管静态漏电明显降低,开关比提高;栅围寄生电容、最大振荡频率(fMAX)和截止频率(fT)未受明显影响。沟道介质环厚度的增加会线性减小器件的关态电流和开态电流,但会提高器件的开关比。

水冷发电机冷却水检漏装置的改造

阐述了双水内冷发电机检漏装置的设计与改进 。

10 kV SiC LBD-MOSFET结构设计与特性研究

针对SiC MOSFET体二极管双极退化效应,该文提出了一种集成低势垒二极管的10 kV SiC MOSFET器件新结构(LBD-MOSFET)。该结构通过在一侧基区上方注入N阱,降低了漏源间的电子势垒,从而在元胞中形成一个低势垒二极管(LBD)。当LBD-MOSFET在第三象限工作时,低的电子势垒使LBD以更低的源漏电压开启,有效避免了体二极管开通所导致的双极退化效应。二维数值分析结果表明,SiC LBD-MOSFET的击穿电压达13.5 kV,第三象限开启电压仅为1.3 V,相比传统结构降低48%,可有效降低器件第三象限导通损耗。同时,由于LBD-MOSFET具有较小的栅漏交叠面积,其栅漏电容仅为1.0 pF/cm^(2),器件的高频优值为194 mΩ·pF,性能相比传统结构分别提升了81%和76%。因此,LBD-MOSFET适用于高频高可靠性电力电子系统。

面向低压高频开关应用的功率JFET的功耗

提出了一种埋氧化物槽栅双极模式功率JFET(BTB-JFET),其面向低压高频开关应用。首次通过仿真对BTB-JFET、常规的槽栅双极模式JFET(TB-JFET)和槽栅MOSFET(T-MOSFET)等20V级的功率开关器件在高频应用时的功率损耗进行了比较。仿真中借鉴现有的高性能T-MOSFET的结构尺寸,并采用了感性负载电路对器件进行静态以及混合模式的电特性仿真,结果表明,常开型BTB-JFET与TB-JFET相比,零偏压时栅漏电容CGD减小25%;当工作频率为1MHz和2MHz时常开型TB-JFET与T-MOSFET相比总功耗分别降低了14%和19%,而常开型BTB-JFET较TB-JFET的总功耗又进一步降低了6%。仿真结果还表明,在不同工作频率下,常闭型JFET的性能都不如T-MOSFET。样管初步测试结果证明,常开型BTB-JFET与TB-JFET相比,零偏压时栅漏电容CGD减小45%,与仿真结果相一致。

一种改进型CLC电流型谐振逆变器

针对电流型谐振逆变器中串联二极管反向过电压和负载槽路参数如何合理匹配的问题,提出了一种改进型CLC电流型谐振逆变器拓扑、通过串联缓冲电感、并联栅漏极电容,功率器件实现零电流开通、零电压关断,抑制了二极管产生浪涌电流;通过开关频率的改变以及三阶CLC负载中电容比例的定量分析,权衡输出电流与负载线圈支路电流大小,确定小容性的工作范围和输出有功功率最大值。试验结果证明所建拓扑的正确性、定量分析的有效性。

表面态对碳化硅功率金-半场效应管特性的影响

分析了4H-SiC射频功率MESFET栅源和栅漏区域内的表面态形成,建立了包含表面态影响的非线性解析模型,理论描述了对器件输出特性的稳态、瞬态响应.本模型具有计算简单、物理概念清晰的特点.

IGBT模型参数提取方法研究

基于绝缘栅双极性晶体管简化等效电路,对影响IGBT输出外部信号的四个相关内部参数:栅极电容、跨导、剩余截流子寿命、栅漏极有效导电面积,进行了讨论并提出了推导方法.

150V电荷耦合功率MOSFET的仿真

电荷耦合是适用于中等电压功率MOSFET设计的先进设计理念之一，该设计思想旨在改善器件阻断态下的电场分布从而提高耐压。针对150V电荷耦合功率MOSFET双外延漂移区（分别为电荷耦合区N1区与非耦合区N2区）电荷匹配问题进行了仿真优化研究，结果表明：N1区和N2区浓度分别约为2．2×10^16cm^-3和4．5×10^15cm。时，电场分布更加均匀、耐压更高，且比导通电阻仅为1．306mQ·cm^2，即击穿电压和比导通电阻间达到最佳匹配。同时，还针对器件不同槽深进行了静态特性和动态特性的整体仿真优化研究，结果表明：槽深在7～9μm时，器件满足耐压要求且击穿电压随双漂移区掺杂浓度匹配程度变化较为平稳。最后，优化结构与传统槽栅MOSFET相比，其栅漏电容和栅电荷大幅降低，器件优值降低了约87％。

一款VDMOS半超结元胞结构的设计

设计了一款VDMOS器件的元胞结构,采用半超结结构模型.传统VDMOS结构的导通电阻会随着击穿电压的增长而增长,而半超结结构可以缓和两者之间的矛盾.通过调节工艺条件,经过三次外延注入生长形成P柱,并采用增大外延层浓度和改善电荷平衡的方式,来达到减小元胞结构的特征导通电阻和提高击穿电压的目的.最终实现了1 005V的耐压,特征导通电阻102.91mΩ*cm2,栅漏电容5.65pF/cm2,阈值电压3.45V的元胞结构,降低了超结结构的工艺难度,并获得较优的性能.