期刊文献+
共找到23篇文章
< 1 2 >
每页显示 20 50 100
深亚微米器件中氧空位对栅漏电流的影响 被引量:1
1
作者 李海霞 毛凌锋 查根龙 《微电子学》 CAS CSCD 北大核心 2011年第2期300-303,共4页
描述了影响硅器件性能的二氧化硅中的缺陷,介绍了氧空位的概念,分析计算了随机氧空位对栅漏电流的影响。模拟结果表明:当氧空位在栅氧化层中随机变化时,引起的栅漏电流的变化是在一定值附近上下波动;栅漏电流随氧化层厚度的减小而增大,... 描述了影响硅器件性能的二氧化硅中的缺陷,介绍了氧空位的概念,分析计算了随机氧空位对栅漏电流的影响。模拟结果表明:当氧空位在栅氧化层中随机变化时,引起的栅漏电流的变化是在一定值附近上下波动;栅漏电流随氧化层厚度的减小而增大,因此,在小尺寸器件中,必须考虑氧空位对栅漏电流的影响。但当厚度在特定值及特定电场下时,单个氧空位引起的栅漏电流增加可以忽略。 展开更多
关键词 氧空位 栅漏电 深亚微米器件
下载PDF
MOSFET栅漏电流噪声模型研究
2
作者 赖忠有 杜磊 《电子科技》 2009年第10期53-55,共3页
随着MOSFET尺寸的不断减小,栅漏电流对器件特性的影响日益明显。栅漏电流噪声一方面影响器件性能,另一方面可用于栅介质质量表征,因此对其研究备受关注。由于栅介质噪声研究具有重要意义,文献中已经建立起各种各样的噪声模型,文中对其... 随着MOSFET尺寸的不断减小,栅漏电流对器件特性的影响日益明显。栅漏电流噪声一方面影响器件性能,另一方面可用于栅介质质量表征,因此对其研究备受关注。由于栅介质噪声研究具有重要意义,文献中已经建立起各种各样的噪声模型,文中对其进行了归纳整理。在此基础上分析了各种模型的特性和局限性,进而探讨了其应用范围。 展开更多
关键词 栅漏电 介质 噪声模型
下载PDF
基于TCAD的低压沟槽MOSEFT栅漏电荷的研究 被引量:1
3
作者 沈伟星 冉峰 +1 位作者 程东方 徐志平 《微计算机信息》 北大核心 2007年第26期297-299,共3页
对于低压功率沟槽MOSFET的开关性能,栅-漏电荷Qgd是一个重要的参数。本文利用数值模拟软件TCAD(器件与工艺计算机辅助设计),研究了氧化层厚度、沟道杂质分布、外延层杂质浓度及沟槽深度等参数对功率沟槽MOSFET的栅-漏电容Cgd的影响以及... 对于低压功率沟槽MOSFET的开关性能,栅-漏电荷Qgd是一个重要的参数。本文利用数值模拟软件TCAD(器件与工艺计算机辅助设计),研究了氧化层厚度、沟道杂质分布、外延层杂质浓度及沟槽深度等参数对功率沟槽MOSFET的栅-漏电容Cgd的影响以及栅-漏电荷Qgd在开关过程中的变化,指出了在工艺设计上减小栅-漏电容Cgd,降低器件优值,提高开关性能的途径。 展开更多
关键词 低压沟槽MOSFET -漏电 模拟 器件与工艺计算机辅助设计
下载PDF
一种100V分离栅沟槽MOSFET的优化设计 被引量:3
4
作者 罗小梦 王立新 +1 位作者 杨尊松 王路璐 《微电子学与计算机》 CSCD 北大核心 2017年第10期11-15,共5页
把多个侧壁阶梯氧化层应用于分离栅沟槽MOSFET(Split-Gate Trench MOSFET,SGT结构),并把改进的结构称为多阶梯侧壁氧化层分离栅沟槽MOSFET(Multi-Step Sidewall Oxides Split-Gate Trench MOSFET,MSO结构),之后介绍了MSO结构的器件结构... 把多个侧壁阶梯氧化层应用于分离栅沟槽MOSFET(Split-Gate Trench MOSFET,SGT结构),并把改进的结构称为多阶梯侧壁氧化层分离栅沟槽MOSFET(Multi-Step Sidewall Oxides Split-Gate Trench MOSFET,MSO结构),之后介绍了MSO结构的器件结构和制备工艺,重点借助TCAD仿真软件对MSO结构的外延层掺杂浓度、顶部侧氧厚度与底部侧氧厚度进行优化,最终仿真得到击穿电压为126V,特征导通电阻为30.76mΩ·mm^2和特征栅漏电荷为0.351nC·mm^(-2)的MSO结构.在近似相等的击穿电压下,与传统SGT结构相比,MSO结构的特征导通电阻及特征栅漏电荷均有所降低,这两项参数综合反映器件的优值(FOM=Qgd,sp×RonA)降低了39.6%. 展开更多
关键词 分离 MSO结构 特征导通电阻 特征栅漏电
下载PDF
干法刻蚀和氢等离子体处理制备增强型p-GaN栅AlGaN/GaN HEMT特性 被引量:1
5
作者 冯玉昆 于国浩 +4 位作者 吴冬东 杜仲凯 张炳良 李新宇 张宝顺 《半导体技术》 CAS 北大核心 2021年第12期932-936,985,共6页
增强型p-GaN栅AlGaN/GaN高电子迁移率晶体管(HEMT)的栅与源漏之间的沟道特性对器件性能具有重要的影响。在同一晶圆衬底上,采用干法刻蚀和氢等离子体处理栅与源、漏之间的p-GaN,制备增强型p-GaN栅AlGaN/GaN HEMT。对器件静态、动态特性... 增强型p-GaN栅AlGaN/GaN高电子迁移率晶体管(HEMT)的栅与源漏之间的沟道特性对器件性能具有重要的影响。在同一晶圆衬底上,采用干法刻蚀和氢等离子体处理栅与源、漏之间的p-GaN,制备增强型p-GaN栅AlGaN/GaN HEMT。对器件静态、动态特性和栅极漏电特性进行研究,采用两种方法制备的器件均具有较高的击穿电压(>850 V@10μA/mm)。通过氢等离子体处理制备的器件的方块电阻较大,导致输出电流密度较低,在动态特性和栅极漏电方面具有明显的优势,氢等离子体处理技术提高了界面态的缺陷激活能,从而实现了较低的栅极反向漏电。 展开更多
关键词 高电子迁移率晶体管(HEMT) ALGAN/GAN异质结 p-GaN 增强型 栅漏电
下载PDF
带超薄氮化硅栅介质的p—MOSEFT的热载流子可靠性
6
《电子产品可靠性与环境试验》 2003年第2期69-69,共1页
关键词 p-MOSEFT 热载流子 可靠性 晶体管 超薄氮化硅介质 栅漏电
下载PDF
超薄Si_3N_4/SiO_2(N/O)stack栅介质及器件
7
作者 林钢 徐秋霞 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2005年第1期115-119,共5页
成功制备了EOT(equivalentoxidethickness)为 2 1nm的Si3 N4/SiO2 (N/O)stack栅介质 ,并对其性质进行了研究 .结果表明 ,同样EOT的Si3 N4/SiO2 stack栅介质和纯SiO2 栅介质比较 ,前者在栅隧穿漏电流、抗SILC性能、栅介质寿命等方面都... 成功制备了EOT(equivalentoxidethickness)为 2 1nm的Si3 N4/SiO2 (N/O)stack栅介质 ,并对其性质进行了研究 .结果表明 ,同样EOT的Si3 N4/SiO2 stack栅介质和纯SiO2 栅介质比较 ,前者在栅隧穿漏电流、抗SILC性能、栅介质寿命等方面都远优于后者 .在此基础上 ,采用Si3 N4/SiO2 stack栅介质制备出性能优良的栅长为 0 12 μm的CMOS器件 ,器件很好地抑制了短沟道效应 .在Vds=Vgs=± 1 5V下 ,nMOSFET和pMOSFET对应的饱和电流Ion分别为5 84 3μA/ μm和 - 2 81 3μA/ μm ,对应Ioff分别是 8 3nA/ μm和 - 1 3nA/ μm . 展开更多
关键词 超薄Si3N4/SiO2(N/O)stack介质 隧穿漏电 SILC特性 介质寿命 CMOS器件
下载PDF
基于Al_2O_3介质的Ga_2O_3 MOSFET器件制备研究
8
作者 吕元杰 宋旭波 +5 位作者 何泽召 谭鑫 周幸叶 王元刚 顾国栋 冯志红 《无机材料学报》 SCIE EI CAS CSCD 北大核心 2018年第9期976-980,共5页
采用金属有机化学气相沉积(MOCVD)方法在Fe掺杂半绝缘(010)Ga_2O_3同质衬底上外延得到n型β-Ga_2O_3薄膜材料,材料结构包括600 nm未掺杂的Ga_2O_3缓冲层和200 nmSi掺杂沟道层。对掺杂浓度为3.0×10^(17)和1.0×10^(18) cm^(–3... 采用金属有机化学气相沉积(MOCVD)方法在Fe掺杂半绝缘(010)Ga_2O_3同质衬底上外延得到n型β-Ga_2O_3薄膜材料,材料结构包括600 nm未掺杂的Ga_2O_3缓冲层和200 nmSi掺杂沟道层。对掺杂浓度为3.0×10^(17)和1.0×10^(18) cm^(–3)的样品进行了高温合金欧姆接触实验,在掺杂浓度为3.0×10^(17) cm^(–3)的样品上难以实现良好的欧姆接触,掺杂浓度为1.0×10^(18) cm^(–3)的样品实现了欧姆接触最低值(9.8W×mm)。基于掺杂浓度为1.0×10^(18) cm^(–3)的n型β-Ga_2O_3薄膜材料,采用原子层沉积的Al_2O_3作为栅下绝缘介质层,研制出Ga_2O_3金属氧化物半导体场效应晶体管(MOSFET)。栅压为2 V时,器件漏源饱和电流达到108 mA/mm,器件峰值跨导达到17 mS/mm。由于栅漏电特性较差,器件的三端击穿电压仅为23 V@V_(gs)=–12 V。采用高介电常数的HfO_2或者Al_2O_3/HfO_2复合结构作为栅下介质能够改善栅漏电特性,提升器件的击穿性能。 展开更多
关键词 氧化镓 金属氧化物半导体场效应晶体管 漏源饱和电流 栅漏电
下载PDF
体内注入TrenchMOS模型研究 被引量:1
9
作者 戈喆 李海松 +1 位作者 王钦 孙伟锋 《半导体技术》 CAS CSCD 北大核心 2007年第11期944-947,共4页
围绕TrenchMOS的击穿电压BVds、特征导通电阻Ron和栅漏电荷Qgd这三个最重要的特性指标,对TrenchMOS进行分析和改进,提出了体内注入TrenchMOS的概念。体内注入结构巧妙利用体内耗尽层分压的方法优化器件特性。专业软件Medici的仿真结果表... 围绕TrenchMOS的击穿电压BVds、特征导通电阻Ron和栅漏电荷Qgd这三个最重要的特性指标,对TrenchMOS进行分析和改进,提出了体内注入TrenchMOS的概念。体内注入结构巧妙利用体内耗尽层分压的方法优化器件特性。专业软件Medici的仿真结果表明:改进结构在同样的耐压水平下,能减小器件导通电阻44.73%、栅漏电荷19.51%,并且工艺兼容、附加工艺少。 展开更多
关键词 TrenchMOS 击穿电压 特征导通电阻 栅漏电
下载PDF
高频控制开关用沟槽MOSFET的研究 被引量:2
10
作者 王翠霞 许维胜 +2 位作者 谢福渊 陈炬 吴启迪 《半导体技术》 CAS CSCD 北大核心 2009年第3期236-239,共4页
高频控制开关用功率器件要同时具备极低的导通电阻和栅漏电荷值,从而降低导通损耗和开关损耗。基于器件与工艺模拟软件TsupremIV和Medici,研究了工艺参数和设计参数对沟槽MOSFET器件击穿电压、比导通电阻和栅漏电荷的影响,优化设计了耐... 高频控制开关用功率器件要同时具备极低的导通电阻和栅漏电荷值,从而降低导通损耗和开关损耗。基于器件与工艺模拟软件TsupremIV和Medici,研究了工艺参数和设计参数对沟槽MOSFET器件击穿电压、比导通电阻和栅漏电荷的影响,优化设计了耐压30V的开关用沟槽MOSFET器件。对栅极充电曲线中平台段变倾斜的现象,运用沟道长度调制效应给出了解释。 展开更多
关键词 沟槽MOSFET 器件优值 沟道长度调制效应 -漏电
下载PDF
氧等离子气氛中NMOS器件的性能退化
11
作者 杨建军 钟兴华 +2 位作者 李俊峰 海潮和 韩郑生 《微电子学与计算机》 CSCD 北大核心 2005年第8期1-4,共4页
文章描述了氧等离子干法剥离光刻胶中MOS器件的性能退化问题,并且制备了不同天线比AR(AntennaRatio),相同器件结构的NMOS器件来检测器件的退化。实验结果发现栅漏电流密度Jg和阈值电压Vt漂移会随着Al的天线面积的增加而非线性地增加,尤... 文章描述了氧等离子干法剥离光刻胶中MOS器件的性能退化问题,并且制备了不同天线比AR(AntennaRatio),相同器件结构的NMOS器件来检测器件的退化。实验结果发现栅漏电流密度Jg和阈值电压Vt漂移会随着Al的天线面积的增加而非线性地增加,尤其表现在阈值电压漂移上。运用增加电流应力时间的测试来模拟器件在等离子反应腔中所受的实际应力,发现了与天线比增加时阈值电压变化趋势相同,表明在氧等离子气氛中器件受到了负电应力的影响。最后,基于此次实验的结果,在器件的设计,工艺参数的制定方面提出了一些减小干法剥离光刻胶工艺带来器件性能退化的建议。 展开更多
关键词 等离子剥离(干法去胶) 天线比(AR) 栅漏电流密度 闯值漂移 电流应力 时间测试
下载PDF
DC-DC转换器中功率沟槽MOSFET的优化设计 被引量:1
12
作者 沈伟星 冉峰 +1 位作者 程东方 徐志平 《微电子学与计算机》 CSCD 北大核心 2007年第8期157-160,共4页
利用工艺和器件模拟软件TSUPREM-4和MEDICI,研究了工艺参数对DC-DC转换器中的功率沟槽MOSFET的通态电阻Ron、栅-漏电容Cgd的影响以及栅-漏电荷Qgd在开关过程中的变化,指出了在设计和工艺上减小通态电阻Ron和栅-漏电容Cgd,提高器件综合... 利用工艺和器件模拟软件TSUPREM-4和MEDICI,研究了工艺参数对DC-DC转换器中的功率沟槽MOSFET的通态电阻Ron、栅-漏电容Cgd的影响以及栅-漏电荷Qgd在开关过程中的变化,指出了在设计和工艺上减小通态电阻Ron和栅-漏电容Cgd,提高器件综合性能的途径。 展开更多
关键词 功率沟槽MOSFET 通态电阻 -漏电 工艺模拟 器件模拟
下载PDF
SILC Mechanism in Degraded Gate Oxide of Different Thickness
13
作者 王子欧 卫建林 +2 位作者 毛凌锋 许铭真 谭长华 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2001年第4期414-417,共4页
It is shown that traps are generated asymmetrically in the thin gate oxides with different thickness during high field degradation,as well as the multi-mechanism plays role in the Stress Induced Leakage Current ... It is shown that traps are generated asymmetrically in the thin gate oxides with different thickness during high field degradation,as well as the multi-mechanism plays role in the Stress Induced Leakage Current (SILC).These factors perform differently in gate oxide of different thickness.A comparison is drew between several analyzing models.Trap assisted tunneling is preferred for thinner samples,while Pool-Frankel like mechanism or thermal emission mechanism should apply to the thick ones. 展开更多
关键词 SILC gate oxide
下载PDF
Degradation of P-MOSFETs Under Off-State Stress
14
作者 杨存宇 王子欧 +1 位作者 谭长华 许铭真 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2001年第1期25-30,共6页
The hot carrier effects under off- state stress m ode( Vgs=0 ,Vds<0 ) have been investigated on9nm P- MOSFETs with channel length varying from1.0 2 5 μm to0 .5 2 5 μm.Both on- and off- state currents are discuss... The hot carrier effects under off- state stress m ode( Vgs=0 ,Vds<0 ) have been investigated on9nm P- MOSFETs with channel length varying from1.0 2 5 μm to0 .5 2 5 μm.Both on- and off- state currents are discussed. It is found that the off- state leakage current decreases after a higher voltage stressing,which is induced by the charge injection occurred close to the drain junction.However,the leakage current increases after a lower voltage stressing because of the newly generated interface traps.It is also found that the on state saturation current and threshold voltage degrade significantly with the stress tim e,which we believe is due to the charges injected near the gate- drain overlapping region and/ or the stress- induced interface trap generation.The degradation of Idsatcan be ex- pressed as a function of the product of the gate current( Ig) and the num ber of charges injected into the gate oxide ( Qinj) in a simple power law.Finally,a lifetime prediction model based on the degradation of Idsatis proposed. 展开更多
关键词 off- state stress GIDL HCI interface traps
下载PDF
高压LDMOS击穿电压退化机理研究
15
作者 金锋 徐向明 +5 位作者 宁开明 钱文生 王惠惠 邓彤 王鹏飞 张卫 《固体电子学研究与进展》 CAS CSCD 北大核心 2015年第4期371-376,共6页
以700V超高压LDMOS器件为例,对击穿电压的退化机理进行了物理解析及失效机理的理论分析,发现栅致漏极漏电(Gate induced drain leakage,GIDL)应力会诱导击穿电压退化,提出了多晶硅栅下场氧鸟嘴处电场强度是影响LDMOS击穿电压可靠性的重... 以700V超高压LDMOS器件为例,对击穿电压的退化机理进行了物理解析及失效机理的理论分析,发现栅致漏极漏电(Gate induced drain leakage,GIDL)应力会诱导击穿电压退化,提出了多晶硅栅下场氧鸟嘴处电场强度是影响LDMOS击穿电压可靠性的重要因素。通过TCAD仿真进行确认,提出器件在版图和工艺方面的优化方案,最终通过流片验证了失效机理的正确性。硅片级和封装级的可靠性评估结果显示,优化后的器件击穿电压退化的问题得到解决并满足应用的要求。 展开更多
关键词 高压横向扩散金属氧化物半导体 击穿电压退化 致漏极漏电 可靠性
下载PDF
反应离子刻蚀铝中nMOS器件的等离子充电损伤(英文)
16
作者 杨建军 钟兴华 +1 位作者 李俊峰 海潮和 《电子工业专用设备》 2005年第4期43-47,64,共6页
介绍在等离子工艺中的等离子充电损伤,并且利用相应的反应离子刻蚀(RIE)Al的工艺试验来研究在nMOSFET器件中的性能退化。通过分析天线比(AR)从100:1到10000:1的nMOSFET器件的栅隧穿漏电流,阈值Vt漂移,亚阈值特性来研究由Al刻蚀工艺导致... 介绍在等离子工艺中的等离子充电损伤,并且利用相应的反应离子刻蚀(RIE)Al的工艺试验来研究在nMOSFET器件中的性能退化。通过分析天线比(AR)从100:1到10000:1的nMOSFET器件的栅隧穿漏电流,阈值Vt漂移,亚阈值特性来研究由Al刻蚀工艺导致的损伤。试验结果表明在阈值Vt漂移中没有发现与天线尺寸相关的损伤,而在栅隧穿漏电流和低源漏电场下亚阈值特性中发现了不同天线比的nMOS器件有相应的等离子充电损伤。在现有的理解上对在RIEAl中nMOS器件等离子充电损伤进行了讨论,并且基于这次试验结果对减小等离子损伤提出了一些建议。 展开更多
关键词 等离子充电损伤 隧穿漏电 阈值Vt漂移 亚阈值特性 天线比(AR)
下载PDF
基于TEOS-O_2-N_2淀积SiO_2工艺研究
17
作者 谭德喜 巨峰峰 +2 位作者 顾晓春 翁长羽 刘道广 《电子工艺技术》 2012年第5期262-264,299,共4页
采用正硅酸乙脂热分解系统(TEOS-O2-N2)淀积SiO2工艺在大功率垂直双扩散金属氧化物半导体(VDMOS)器件及产品的研发和生产中有着非常重要的应用。主要介绍了正硅酸乙脂热分解系统淀积二氧化硅(SiO2)系统调试。通过大量的实验建立用正硅... 采用正硅酸乙脂热分解系统(TEOS-O2-N2)淀积SiO2工艺在大功率垂直双扩散金属氧化物半导体(VDMOS)器件及产品的研发和生产中有着非常重要的应用。主要介绍了正硅酸乙脂热分解系统淀积二氧化硅(SiO2)系统调试。通过大量的实验建立用正硅酸乙脂热分解系统淀积二氧化硅的工艺参数,并把实验淀积二氧化硅用于垂直双扩散金属氧化物半导体器件及产品的研发和生产中,取得了较为理想的结果。 展开更多
关键词 TEOS 淀积系统 VDMOS 漏电
下载PDF
Trench VDMOS制造流程中多晶相关工艺问题研究 被引量:1
18
作者 赵文魁 马万里 《电子与封装》 2014年第7期26-28,共3页
Trench VDMOS的制造流程中,要进行多晶的淀积、回蚀、清洗,其效果的好坏会直接影响到器件的电学参数,诸如Vth、Igss等。在淀积工艺中,要重点控制沉积速率、炉管清洁周期,防止产生沟槽内多晶膜层出现缝隙以及沟槽外多晶层出现凸起。在回... Trench VDMOS的制造流程中,要进行多晶的淀积、回蚀、清洗,其效果的好坏会直接影响到器件的电学参数,诸如Vth、Igss等。在淀积工艺中,要重点控制沉积速率、炉管清洁周期,防止产生沟槽内多晶膜层出现缝隙以及沟槽外多晶层出现凸起。在回蚀工序,要重点控制刻蚀反应物,防止造成多晶残留。清洗工序,通过选择不含水分的溶剂,避免大量水痕缺陷的产生。 展开更多
关键词 沟槽 VDMOS 多晶 淀积 回蚀 清洗 源极漏电
下载PDF
VDMOS栅源漏电的经验解析
19
作者 方绍明 赵美英 闻正锋 《电子技术(上海)》 2020年第3期30-32,共3页
针对VDMOS的栅源漏电(Igss)机理进行分析,对于平面型VDMOS、沟槽型VDMOS栅源漏电的各种原因进行分析,并列出各种芯片生产实例,提出相应工艺改善措施进行总结。
关键词 集成电路制造 垂直双扩散MOS 漏电 良率
原文传递
超薄栅下LDD nMOSFET器件GIDL应力下退化特性 被引量:6
20
作者 陈海峰 郝跃 +4 位作者 马晓华 唐瑜 孟志琴 曹艳荣 周鹏举 《物理学报》 SCIE EI CAS CSCD 北大核心 2007年第3期1662-1667,共6页
对1.4nm超薄栅LDDnMOSFET器件栅致漏极泄漏GIDL(gate-induced drainleakage)应力下的阈值电压退化进行了研究.GIDL应力中热空穴注进LDD区界面处并产生界面态,这导致器件的阈值电压变大.相同栅漏电压VDG下的不同GIDL应力后阈值电压退化... 对1.4nm超薄栅LDDnMOSFET器件栅致漏极泄漏GIDL(gate-induced drainleakage)应力下的阈值电压退化进行了研究.GIDL应力中热空穴注进LDD区界面处并产生界面态,这导致器件的阈值电压变大.相同栅漏电压VDG下的不同GIDL应力后阈值电压退化量的对数与应力VD/VDG的比值成正比.漏偏压VD不变的不同GIDL应力后阈值电压退化随着应力中栅电压的增大而增大,相同栅偏压VG下的不同GIDL应力后阈值电压退化也随着应力中漏电压的增大而增大,这两种应力情形下退化量在半对数坐标下与应力中变化的电压的倒数成线性关系,它们退化斜率的绝对值分别为0.76和13.5.实验发现器件退化随着应力过程中的漏电压变化远大于随着应力过程中栅电压的变化. 展开更多
关键词 致漏极泄漏 CMOS 阈值电压 栅漏电
原文传递
上一页 1 2 下一页 到第
使用帮助 返回顶部