一种基于商用标准单元库的极低电压电路设计方法

为满足无线传感节点对极低功耗的要求,提出了一种基于商用标准单元库的极低电压电路设计方法.采用一种量化评价稳定性的标准,对SMIC 130nm RVT标准单元库进行评价,得到其能够接受的最低工作电压是0.5V.面向新的电压范围,重新进行库的特征化,并进行FIR滤波器设计.后仿真结果显示,FIR电路能够在1.2~0.5V电压范围内正常工作.随电源电压的降低,功耗降低了7倍,进一步增强了低电压技术对电路功耗的优化作用.

基于商用工艺的抗辐射标准单元库设计

为了实现与商用CMOS工艺兼容和最好的抗辐射效果,采用环形栅结构消除NMOS管中由总剂量效应引起的漏电流,采用保护环减轻单粒子闩锁效应和消除电势不同的有源区间场区漏电流,采用双互锁存储单元结构提高时序单元的抗单粒子翻转能力.利用这些加固方法,实现了在0.18μm CMOS logic工艺下小规模、混合高度、高密度标准单元库设计.利用数字集成电路前后端工具验证单元库设计,结果表明此设计内容完全可行.

基于标准单元库的多级函数分解

本文提出在ASIC综合技术中基于标准单元库的多级逻辑函数分解技术。分解过程利用单元库函数真值矩阵及各分解部分用标准单元实现的难易程度、逻辑级数来评价、引导分解得到的多级逻辑易于用标准单元组合实现。使用的标准单元类型具有较大程度的相似性,有利于基于标准单元布局布线软件进一步减少芯片面积。

基于标准单元库的工艺映射

本文提出基于标准单元实现的工艺映射技术，映射过程采用子逻辑结构变换及逻辑函数匹配加以实现，很好地兼顾了电路设计对延迟时间及芯片面积的要求。该过程在Ｓｕｎ－４／ＳＰＡＲＣ上用Ｃ语言实现，具有很好的时、空复杂性，能处理超大规模（５０００门以上）数字同步时序电路的映射过程，对纯组合逻辑电路的映射结果较好。

基于标准单元库扩展的快速乘法器设计

设计并实现17×17 bit带符号数字乘法器。为了提高乘法器的性能,采用改进的Booth编码算法、Wal-lace树型结构以及基于标准单元库扩展的设计方法。该方法使用逻辑功效模型分析乘法器的关键路径,通过构造驱动能力更为完备的单元以实现关键路径中每一级门功效相等,从而得到最短路径延时。将TSMC 90 nm标准单元库扩展得到扩展单元库,使用两个单元库版图分别实现数字乘法器,基于扩展单元库实现的乘法器速度提升10.87%。实验结果表明,基于标准单元库扩展的半定制设计方法可以有效提升电路的性能,这种方法尤其适用于电路负载过大的情况。

0．13μm抗辐射SOICMOS标准单元库建库流程研究与实现

基于0.13μm部分耗尽绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)工艺线,开发了全套0.13μm抗辐射SOI CMOS工艺的标准单元库。针对深亚微米SOI器件的辐射效应,在电路设计和版图设计上进行了加固,达到了比较好的抗辐射效果。对SOI标准单元库的建库流程的各方面做了比较深入的介绍,通过Hspice仿真验证单元库中加固D触发器(DFF)抗单粒子效应的能力并对不同加固方式的性能开销进行了对比。利用已建立的0.13μm抗辐射SOI CMOS标准单元库设计了测试芯片以验证库的可靠性。

高性能的标准单元库设计

从仿真和流片两个方面对标准单元库的验证方法进行了研究。在仿真方面,提出了采用静态时序分析工具和SPICE仿真工具对单元的估算值和仿真结果进行比较分析的方法来验证,同时还给出了具体的操作步骤实例。在流片验证中,提出了一种非常有效的电路结构。这种电路结构不但能够准确验证时序,还能极大地减少PAD数量;最重要的特点是:该电路能够完全避免PAD和非被测单元的引入带来的额外延迟,从而得到准确的被测单元延迟。

一种适用于标准单元库的低电源噪声输出驱动器

从电路设计技术的角度探讨了大驱动能力输出驱动器设计中降低电源线上同步开关噪声的方法 ,讨论了输出驱动器电源与输入驱动器电源以及内部逻辑电路电源之间的噪声隔离 ,并给出了 0 .6μm CMOS工艺标准单元库设计中一个低噪声输出驱动器的设计实例。

0.13 μm SOI标准单元库抗总剂量辐射的测试验证

基于上海微系统与信息技术研究所0.13μm抗辐射部分耗尽(PD)绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)工艺标准单元库,设计了一款测试芯片,针对总剂量辐射效应对抗辐射标准单元库的验证方法进行研究。测试芯片主要用于测试标准单元的功能和性能,同时为了满足总剂量辐射测试的试验要求,开发了现场可编程门阵列(FPGA)自动测试平台,用于芯片测试和数据采集工作。试验在模拟空间辐射环境下进行,通过了总剂量150 krad(Si)的辐射测试。测试经过辐射后的芯片,单元功能保持正确,性能变化在10%以内,经过退火处理后,内核(core)电流恢复辐射前的水平。

深亚微米标准单元库的可制造性设计

针对亚波长光刻条件下标准单元设计中可能遇到的与物理设计相关的可制造性问题,提出了新的工艺规则和解决方法设计标准单元库。使用分辨率增强技术和光刻模拟仿真,以边缘放置错误值、关键尺寸和版图面积作为评价标准。实例表明,新的工艺规则和方法与生产厂家默认规则相比,在芯片设计初始阶段能够提高产品成品率,有利于缩短设计周期,增强芯片的市场竞争力。基于改进后的0.18μm工艺规则,完成标准单元库的可制造性设计工作,具有良好的应用前景。

标准单元库版图缩放设计与实现

针对集成电路设计中IP硬核的复用设计了一套版图缩放流程。通过算法设计比例,编程自动识别、修改版图数据以及修正处理等一整套方法,使得版图数据可以灵活高效的缩小,复用到新工艺上。实验结果显示,该设计方法特别适用于标准单元库,有利于提高设计效率。

0．5μm CMOS标准单元库建库流程技术研究

标准单元库是LSI/VLSI自动化设计的基础。基于0．5μm CMOS单多晶三铝工艺线,开发了全套0．5μm CMOS标准单元库。文章重点介绍了CMOS标准单元库的建库流程技术。此技术可以有效地应用于其他CMOS或SOI工艺标准单元库的开发。

基于精简标准单元库的OPC复用技术

提出了一种对标准单元的光学邻近效应校正结果进行复用的方法,并通过将传统标准单元中的所有核心逻辑通过反相器和二选一多路选择器的组合来实现,得到了一套可制造性强的精简标准单元库,从而使OPC复用技术得以有效实施,并将在很大程度上提高芯片生产效率和降低掩模数据存储量.精简标准单元库中单元的电气仿真结果表明其在面积、速度、功耗方面与传统标准单元库相比性能损失很小.

用标准单元库进行专用IC(ASIC)的设计

在成熟的CMOS工艺的基础上,以建立符合LSIS-Ⅱ布图设计系统规范的CMOS标准单元库的形式而进行的专用IC RSC 4751的设计。逻辑设计、单元库中单元的设计是应用LSIS-Ⅱ布线系统进行计算机辅助设计的关键。专用IC RSC 4751芯片的面积是4.5×4.0 mm^2,集成了2600个MOS管,530多个门电路,共28个压焊点,采用的是5μm硅栅CMOS工艺制造。实践表明:用标准单元库的形式设计专用IC是成功的。

面向近亚阈值的标准单元库设计方法

由于商用标准单元无法支持在极低电压下工作,为使数字电路能够工作其最优能耗点,采用smic130nm CMOS工艺,对近/亚阈值电压下标准单元库的设计方法展开研究,定制了近/亚阈值的标准单元库.测试结果显示,所有库单元能够正常工作的电源电压低于90mV.为了进一步验证定制标准单元库的稳定性,我们提出了一个4×8的FIR滤波器,测试芯片选择了130nm的CMOS工艺进行流片,测试结果显示时钟频率为100 Hz时,最低能耗点的工作电压为0.25V,能耗是150nJ/cycle,芯片的最低工作电压为0.18V.

1.2μm CMOS标准单元库的开发方法

论述了如何使用建库工具－MERCURY建立1．2μmCMOS标准单元库的方法。并介绍了MERCURY的几个主要区域与功能。

采用标准单元库和阵列方法的混合模拟/数字ASIC设计

用标准单元库和阵列方法进行混合电路的设计只有五、六年的历史。它们具有数字半定制芯片集成度高、速度快、功耗低的优点。但由于精度差、分辨率低,混合模拟数字电路的使用受到了限制。最近,由于先进的工艺技术和设计手段的出现,使得高性能混合模拟/数字ASIC成为可能,并将成为今后集成电路的主要方向之一。本文从单元库的建立、阵列结构、性能模拟诸方面综述了混合模拟/数字ASIC的设计进展。

深亚微米标准单元库的设计与开发

随着深亚微米工艺技术的发展,0.18μm COMS 工艺已成为国际主流的集成电路工艺标准。国内的深亚微米工艺也日趋完善,我们首家针对中芯国际0.18μm工艺,成功设计开发了0.18μm标准单元库。本文简要介绍了0.18μm标准单元库的设计与开发。

亚阈值数字标准单元库设计

基于对0.18μm标准CMOS工艺的研究,本文设计了一套完备的电源电压为0.4 V的亚阈值数字标准单元库。设计流程包括工艺研究与方案设计、单元设计与物理实现、库文件的提取以及单元库验证。提出了传统沟道宽度调节与沟长偏置相结合的尺寸调整策略,有效增强PMOS管驱动并减小漏电流,提升库单元稳定性。利用ISCAS基准测试电路完成亚阈值标准单元库的验证,0.4 V电压下,相同设计,基于亚阈值数字标准单元库的设计的相比于基于商用库的设计,能耗减小20%以上,数据延时也有所减小,即亚阈值标准单元库性能明显优于商用库相比。

标准单元库的建立和参数提取

本文叙述了在IC设计中标准单元库的建立和延时参数的提取,单元库的设计和参数提取是IC设计中的基础工作,为了适应不同设计需要,我们建立了一套完整的—55℃～+125℃全温度范围下的非线性参数单元库。