一种存储器低失配时钟输出电路

随着动态随机存取存储器(DRAM)的工作频率不断提高,导致DRAM芯片的时钟输出电路中的时钟树信号线路径需要完全匹配,甚至相同。本文论述了一种低失配时钟输出电路设计,包括时钟产生电路、供电模块、以及多个时钟输出模块,时钟产生电路与时钟输出模块之间均通过时钟树信号线连接,供电模块与时钟输出模块之间均通过电源线连接,时钟树信号线采用树状结构布线,电源线也同样采用树状结构布线,从而实现消除时钟输出模块之间电源的失配,提高系统性能。