一种有效的八位MCU桶形移位器BIST电路

针对8位微控制器(MCU)数据通道中桶形移位器的可测试性问题,提出了一种新颖的确定性内置自测试(BIST)电路设计方案,并对其进行了验证。该方案采用5个D触发器,在16个测试时钟周期内产生16个测试矢量,可完成对8位桶形移位器100%故障覆盖率测试。本论文的电路设计方案也可应用于一般2N位(N≥4)桶形移位器的可测试设计。

用PLD实现桶形移位器的功能

PLD器件具有灵活方便,设计周期短、保密性强等特点,可反复编程。

一种DSP桶形移位器的设计与优化方法

移位器单元是数字信号处理器中的重要运算部件,提出了一种桶形移位器的设计实现,应用新的移位器级间互联方案,并采用改进的2-1选择器对其电路的结构做了进一步优化.实验及仿真结果表明,提出的方案对移位器的功耗和面积有了较大改善,从而有效地提高了处理器的性能.采用本移位器设计的数字信号处理器已在SMIC0.18μmCMOS工艺下流片成功.

桶形移位器在AVS熵解码器中的应用及仿真

AVS视频解码器作为一种媒体解码器,对实时性有较高的要求,这就要求解码器有较快的解码速度。针对这一技术需要,在AVS熵解码器的设计中,提出了一种用于码流截取的桶形移位器的设计方案。采用Verilog HDL语言进行设计和仿真,实现了码流的正确截取。本设计方案通过采用累加器和移位器的组合来实现数据传输,考虑了解码时延不同导致的木桶效应问题,并对时序进行了优化,使解码速度得到了提升。

X-DSP ALU与移位部件的设计与实现

针对DSP CPU的算术运算逻辑单元(ALU)与移位部件在性能、功耗与面积上面临的挑战,研究了X型DSP的CPU体系结构,在对X型DSP ALU部件和移位器部件相关指令进行归类分析的基础上,设计实现了ALU部件和移位器部件。采用Design Compiler综合工具,基于SMIC公司0.13μm CMOS工艺库对ALU移位部件进行了逻辑综合,电路功耗共为4.2821 mW,电路面积为71042.9804μm2,工作频率达到250 MHz。

可重构移位单元的设计与实现

在对称密码算法中移位操作使用频率非常高,尤其是在密钥生成中的应用。但各种算法之间的移位位宽和移位长度并不一致,所以现有的密码处理系统中还没有一个通用的移位单元支持所有对称密码算法的移位操作。本文在研究了多种对称密码算法的基础上,分析了高效灵活实现移位单元的方法,并提出了一种基于多级网络的可重构移位单元,它可以支持4/8/28/32/128-bit移位位宽以及可变移位长度的移位操作。此单元的设计与实现,不仅增强了密码处理单元的通用性,还使得可重构密码芯片的实现成为可能。

TMS320C54X数字信号处理器内部CPU简介

本论文简单介绍了TMS32 0C5 4X数字信号处理器的内部CPU的各个组成部分 ,使读者对其有一个初步的了解和认识。

面向物联网的SM4算法轻量级实现

SM4算法是我国公布的第一个商用分组密码算法,目前已经得到了广泛的应用。为更好地适应物联网中资源受限设备处理能力低、存储空间小等特点,设计并实现了基于资源重用的SM4算法轻量级处理架构。子密钥扩展和轮函数交替使用核心电路完成子密钥生成及加/解密运算,无需额外存储32轮迭代所需子密钥。密钥存储和检测电路以及可正/逆序生成固定参数的实时生成电路,可大幅提高解密处理效率。实验结果表明,所设计的轻量级处理架构资源占用小、品质因数高,非常适合于在物联网中资源受限设备上使用,具有广阔的应用前景。

H.264指数哥伦布码解码部件的硬件设计和实现

提出了一种针对H.264视频编码标准的变长码-指数哥伦布码解码的硬件设计结构,对传统的桶形移位器进行优化,主要采用基于PLA的并行解码算法以达到实时解码,同时辅助使用串行解码算法降低硬件资源消耗,保证在能够对符合H.264标准baselineProfile的码流实时解码的基础上优化了电路资源,给出实现该硬件结构对应的FPGA仿真结果及其ASIC硬件规模。

高性能定点DSP位处理单元(BMU)设计

位处理单元(BMU)是定点数字信号处理器(DSP)中主要的运算单元。数字信号处理器要做大量的位处理的运算,因此该单元的设计极大地影响着DSP的性能。用全定制的方法设计用于定点DSP的位处理单元。该电路具有逻辑/算术移位、指数提取、归一化等功能,有效地解决了定点DSP的浮点运算功能。该BMU在CSMC 0.5μm CMOS工艺下实现,一共包含4 527个晶体管,资源消耗较少,在5 V工作电压下,工作速度达到了114 MHz,符合高性能DSP的要求。

MPEG-4视频变长码并行解码器硬件实现

提出了一个MPEG 4变长码并行解码器的硬件设计.采用桶形移位器、基于PLA的并行解码算法等方法使得每个时钟周期解一个变长码码字.通过将码表改造、分割长码表为几个短码表并行查表、使用流水线技术等措施减少关键路径的延时以提高工作频率,保证了MPEG 4ASP@L5格式码流的实时解码.