基于FPGA的循环汉明码编译码器的设计与实现

该文介绍了循环汉明码的编译码原理,推导了一种无延迟编码电路的数学原理。在原有梅吉特译码器的基础上,提出了一种新的译码方法,该方法通过改进伴随式判别电路有效降低了译码延迟,并在FPGA硬件平台上进行了验证。测试结果表明,相较于传统梅吉特译码器,新译码方法的平均译码延时降低了一半,硬件资源增加较少。新译码方法极其适用于低延时通信场景,具有很高的实用价值。