基于Radix-4 Booth编码的模2^n＋1乘法器设计

模2n+1乘法(n=8、16)在分组密码算法中比较常见,如IDEA算法,但由于其实现逻辑复杂,往往被视为密码算法性能的瓶颈。提出了一种适用于分组密码算法运算特点的基于Radix-4Booth编码的模2n+1乘法器实现方法,其输入/输出均无需额外的转换电路,并通过简化部分积生成、采用重新定义的3-2和4-2压缩器等措施以减少路径时延和硬件复杂度。比较其他同类设计,该方法具有较小的面积、时延,可有效提高分组密码算法的加解密性能。

基于Booth／CSD混合编码的模2～n＋1乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。

简化的模（2^n-1）乘运算算法及其VLSI结构

文章提出了一种有效的模(2n-1)余数乘法器实现的算法及其VLSI结构,其输入为通常的二进制表示,因此无需另外的输入数据转换电路即可用于数字信号处理。通过利用模(2n-1)运算的周期性,简化其乘积项,并重组求和项优化结构,以减少路径延时和硬件复杂度。较之同类设计,该结构更加规则,且具有更好的面积和速度性能。

有效的模(2^(n)+1)乘算法及其VLSI设计

模乘运算在剩余数值系统、数字信号处理系统及其它领域都具有广泛的应用，模乘法器的硬件实现具有重要的作用。提出了一种改进的模（2^n＋1）余数乘法器的算法及其硬件结构，其输入为通常的二进制表示，因此无需另外的输入数据转换电路而可直接用于数字信号处理应用。通过利用模（2^n＋1）运算的周期性简化其乘积项并重组求和项，以及采用改进的进位存储加法器和超前进位加法器优化结构以减少路径延时和硬件复杂度。比较其它同类设计，新的结构具有较好的面积、延时性能。

两个编码环节的相容性研究

2个运算的相容性反映了其中一种运算代替另一种运算所产生的误差大小,或者改变含这2种运算的混合等式中2个变量的位置或运算顺序所造成的误差大小.模2^n＋1加和模2^n-1加是密码算法设计中的2个编码环节,分析了模2^n＋1加和模2^n-1加之间在相等、分配律和结合律3种情况下的相容性.针对上述3种情况,分别给出了相等、在分配律情况下相等以及在结合律情况下相等的概率公式.最后,根据概率公式给出了这些相容性的特点,这对进一步认识和应用这2个编码环节有一定的实际意义.