VHDL事件驱动模拟核心库

论述了一个为构造编译型 VHDL 模拟系统而设计的模拟核心库 .它采用事件驱动的模拟算法进行元件调度 ,使其适用于同步电路和异步电路的模拟 ;采用多值延迟模型 ,可同时完成功能验证和时序验证工作 ;采用多数据类型表示形式 ,适用于从系统行为级、寄存器传输级到逻辑门级的设计模拟验证工作 .模拟核心库使用标准C++语言设计 ,采用面向对象编程思想构造核心库的结构 ,并使用 C++虚接口为被模拟系统提供简单的建模接口 .通过实验证明此模拟核心库具有简单、正确、高效、可扩充和平台通用等优点 。

支持并行模拟的Verilog编译技术研究与实现

并行HDL模拟是加速大型复杂的VLSI系统模拟验证的有效方法,支持并行模拟的HDL编译技术是其中的关键技术。文章提出了一种支持并行模拟的Verilog编译技术,编译器将Verilog描述转换成C++代码,最后与并行模拟核心库编译链接生成可执行并行程序。文章将主要介绍编译器构成、代码生成方法和并行模拟核心库,该技术已经在并行Verilog模拟器ParaVer上实现。