期刊文献+
共找到3篇文章
< 1 >
每页显示 20 50 100
一个新的MOS模拟单元电路版图的STACK生成方法 被引量:1
1
作者 李明原 曾璇 +1 位作者 唐璞山 周电 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2001年第3期236-241,共6页
提出了一种新的 MOS模拟单元电路的 STACK版图自动生成方法 .该方法将电路网表映射为扩散图 ,基于扩散图进行电路划分、模板匹配和对称查找 .提出的对称查找算法适用于非全对称电路的最大匹配对称结构查找 .文中改进了 Atallah欧拉路径... 提出了一种新的 MOS模拟单元电路的 STACK版图自动生成方法 .该方法将电路网表映射为扩散图 ,基于扩散图进行电路划分、模板匹配和对称查找 .提出的对称查找算法适用于非全对称电路的最大匹配对称结构查找 .文中改进了 Atallah欧拉路径生成算法 ,通过增加哑元条保证欧拉路径的生成 .对生成的 STACK,采用分布式寄生电容模型计算各个节点的寄生电容 ,并计算 STACK的面积和形状 。 展开更多
关键词 模拟单元电路版图 STACK生成 CAD MOS电路
下载PDF
一种应用于SoC的小面积高性能锁相环IP单元 被引量:2
2
作者 苏晨 刘凡 +2 位作者 石建刚 罗俊 向洵 《微电子学》 CAS CSCD 北大核心 2013年第2期195-198,共4页
基于0.13μm 1P5M CMOS工艺,设计了一种适用于SoC的小面积高性能PLL IP单元。采用一种新的系统环路参数设计方法,极大地减小了芯片面积。PLL的工作电压为1.2V,输出时钟频率范围为36~768MHz。输出时钟频率600MHz时,时钟抖动约为3.3ps,... 基于0.13μm 1P5M CMOS工艺,设计了一种适用于SoC的小面积高性能PLL IP单元。采用一种新的系统环路参数设计方法,极大地减小了芯片面积。PLL的工作电压为1.2V,输出时钟频率范围为36~768MHz。输出时钟频率600MHz时,时钟抖动约为3.3ps,功耗为4.2mW,芯片面积为0.036mm2。 展开更多
关键词 锁相环 模拟电路单元 片上系统 压控振荡器
下载PDF
Photo-Controlled MOBILE's
3
作者 梁惠来 郭维廉 +3 位作者 张世林 牛萍娟 钟鸣 齐海涛 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2004年第2期143-147,共5页
A novel optoelectronic functional circuit with heterojunction phototransistors (HPTs) and resonant tunneling diodes (RTDs) is described,which presents the function of both photocurrent switching and photo-current latc... A novel optoelectronic functional circuit with heterojunction phototransistors (HPTs) and resonant tunneling diodes (RTDs) is described,which presents the function of both photocurrent switching and photo-current latching.These behaviors have been demonstrated by simulating experiments and circuit simulation.Furthermore,basing on photo-current latching behavior,various photo-controlled basis logic elements such as delayed flip-flop (DFF) can be designed and fabricated. 展开更多
关键词 monostable-bistable transition logic elements photo-controlled simulation
下载PDF
上一页 1 下一页 到第
使用帮助 返回顶部