自对准双扩散MOS器件的阈值电压分析

文章提出了精确描述自对准双扩散MOS器件阈值电压的解析模型,给出了其沟道中杂质的二维分布和源结耗尽层宽度的计算方法;分析了边缘效应对氧化层电容的影响,借助电荷共享模型,建立了反映非均匀沟道中耗尽层电荷变化及其对开启电压影响的阈值电压模型;同时,借助二维仿真器,计算出自对准双扩散MOS器件的阈值电压,其值与解析值相吻合。

一种双扩散p阱nMOS器件新结构

本文介绍了一种适用于ＶＤＭＯＳ功率集成电路的双扩散ｐ阱ｎＭＯＳ器件新结构，该结构具有与ＶＤＭＯＳ工艺完全兼容和加工工艺简单的特点。利用这种结构可实现ｎＭＯＳ处理电路与衬底间的ｐｎ结隔离，并且隔离电压接近ＶＤＭＯＳ管的耐压。通过调节源、漏扩散窗口间距，可以在小范围内调整ｎＭＯＳ管的阈值电压。这种双扩散ｎＭＯＳ器件结构，特别适合于制作单驱动器件的ＭＯＳ功率集成电路。

具有P型覆盖层新型超级结横向双扩散功率器件

为了设计功率集成电路所需要的低功耗横向双扩散金属氧化物半导体器件(lateral double-diffused MOSFET),在已有的N型缓冲层超级结LDMOS(N-buffered-SJ-LDMOS)结构基础上,提出了一种具有P型覆盖层新型超级结LDMOS结构(P-covered-SJ-LDMOS).这种结构不但能够消除传统的N沟道SJ-LDMOS由于P型衬底产生的衬底辅助耗尽问题,使得超级结层的N区和P区的电荷完全补偿,而且还能利用覆盖层的电荷补偿作用,提高N型缓冲层浓度,从而降低了器件的比导通电阻.利用三维仿真软件ISE分析表明,在漂移区长度均为10μm的情况下,P-covered-SJ-LDMOS的比导通电阻较一般SJ-LDMOS结构降低了59%左右,较文献提出的N型缓冲层SJ-LDMOS(N-buffered-SJ-LDMOS)结构降低了43%左右.

复合栅控二极管新技术提取热载流子诱生的NMOS/SOI器件界面陷阱的横向分布

提出了用复合栅控二极管新技术提取 MOS/ SOI器件界面陷阱沿沟道横向分布的原理 ,给出了具体的测试步骤和方法 .在此基础上 ,对具有体接触的 NMOS/ SOI器件进行了具体的测试和分析 ,给出了不同的累积应力时间下的界面陷阱沿沟道方向的横向分布 .结果表明 :随累积应力时间的增加 ,不仅漏端边界的界面陷阱峰值上升 ,而且沿沟道方向 。

具有纵向辅助耗尽衬底层的新型横向双扩散金属氧化物半导体场效应晶体管

为了优化横向双扩散金属氧化物半导体场效应晶体管(lateral double-diffused MOSFET,LDMOS)的击穿特性及器件性能,在传统LDMOS结构的基础上,提出了一种具有纵向辅助耗尽衬底层(assisted depletesubstrate layer,ADSL)的新型LDMOS.新加入的ADSL层使得漏端下方的纵向耗尽区大幅向衬底扩展,从而利用电场调制效应在ADSL层底部引入新的电场峰,使纵向电场得到优化,同时横向表面电场也因为电场调制效应而得到了优化.通过ISE仿真表明,当传统LDMOS与ADSL LDMOS的漂移区长度都是70μm时,击穿电压由462 V增大到897 V,提高了94%左右,并且优值也从0.55 MW/cm^2提升到1.24 MW/cm^2,提升了125%.因此,新结构ADSL LDMOS的器件性能较传统LDMOS有了极大的提升.进一步对ADSL层进行分区掺杂优化,在新结构的基础上,击穿电压在双分区时上升到938 V,三分区时为947 V.

N型LDMOS器件在关态雪崩击穿条件下的退化

针对功率开关管在未箝位电感性开关转换时会反复发生雪崩击穿,引起器件参数退化的问题,对一种20V N型横向双扩散MOS器件(NLDMOS)在关态雪崩击穿条件下导通电阻的退化进行研究.通过恒定电流脉冲应力测试、TCAD(technology computer-aided design)仿真和电荷泵测试,分析研究导通电阻退化发生的区域及退化的微观机理,并针对实验结果提出2种退化机制:(1)NLDMOS漂移区中的空穴注入效应,这种机制会在器件表面产生镜像负电荷,造成开态导通电阻Ron的减少;(2)漂移区中的表面态增加效应,这种机制会造成载流子迁移率的下降,引起Ron的增加.这2种机制都随着雪崩击穿电流的增加而增强.

横向超结器件衬底辅助耗尽效应的研究与展望

横向超结双扩散MOS(SJ-LDMOS)的性能优越,在高压集成电路和功率集成电路中具有广阔的应用前景,而衬底辅助耗尽效应是制约横向超结功率器件性能的重要因素之一。分析了SJ-LDMOS衬底辅助耗尽效应的产生机理,总结了当前国内外消除SJ-LDMOS衬底辅助耗尽效应的技术,比较了各种技术的比导通电阻与击穿电压的关系。最后,从设计技术、工艺及理论模型三个方面,对横向超结器件的发展方向进行了展望。

VDMOS横向变掺杂终端的优化与设计

击穿电压是垂直双扩散场效应晶体管(VDMOS)最重要的参数之一,器件的耐压能力主要由终端决定,终端区耗尽层边界的曲率半径制约了击穿电压的提升。横向变掺杂(Variable Lateral Doping)技术是调整深阱杂质的注入开窗和掩膜间距,在终端形成一个渐变的P型轻掺杂区,使反向偏压下终端区耗尽层边界的曲率半径变大。通过计算机仿真软件Sentaurus TCAD设计了一种650 V横向变掺杂结构终端。仿真结果表明,横向变掺杂结构终端可以有效缩小芯片面积和提高击穿电压,横向变掺杂结构终端的反向击穿电压为700 V,终端长度为118μm。与有相同击穿电压的场限环结构终端相比,其终端长度减小了25. 8%。此外,工艺设计复杂,但设计方法可以作为实际制造的参考。

一种基于LDMOS器件的小型化P波段功率放大模块

设计了一种基于LDMOS器件的功率放大模块。该模块采用高增益的SiGe HBT单片、高压LDMOS单片和大功率LDMOS器件的多级级联形式,实现长脉宽(15ms)、高占空比(33%)、高增益(48dB)以及大功率(200W)的设计要求;同时,该模块采用独特的两腔体一体化结构设计,使整个模块的体积和重量缩小为相同性能水平产品的五分之一到十分之一。

700V高压LDMOS器件瞬态失效机理研究

详细分析了700V横向双扩散金属氧化物半导体(LDMOS)器件瞬态失效机理的特性。研究表明触发器件寄生晶体管开启的失效功率不仅与器件内部温度有关,同时也与电场分布有关。器件温度影响寄生阱电阻和衬底电流的大小,而电场分布影响器件内部碰撞电离。器件温度与电场分布均与栅脉冲参数有密切关系。为了阐述栅脉冲参数对器件温度的影响,模拟仿真了器件的热响应曲线。

高压BCD集成电路中高压功率器件的设计研究

高压功率集成电路的设计与制造因其具有的高技术难度而极具挑战性。所谓高压功率集成电路 (HV-PIC) ,是指将需承受高电压 (需达数百伏 )的特定功率晶体管和其它低压的控制电路部分兼容 ,制作在同一块 IC芯片上。文中以器件模拟软件 Medici为工具 ,用计算机仿真的方法 ,研究了高压 BCD电路中高压功率器件的设计问题 ,其中包括器件结构、掺杂浓度、结深等主要参数及其它一些技术因素对器件耐压的影响 ,并给出了相应物理意义上的分析。根据这一设计 ,在国内进行了一块高压功率 BCD集成电路的试制 ,经测试 ,耐压超过 660伏 ,输出功率 40 W,且电路的其它器件参数达到设计值 ,IC电路整体功能正常 。

高压BCDMOS集成电路的工艺集成

对高压BCD-MOS器件的结构和工艺进行了研究,用器件模拟MEDICI和工艺模拟T-SUPREM软件分别对器件结构和工艺参数进行了设计优化.在工艺兼容的前提下,设计制作了包含NPN、PNP、NMOS、PMOS、高压LDMOS等结构的BCDMOS集成电路样管.测试结果表明,样管性能与模拟结果相符.

具有电阻场板的薄膜SOI-LDMOS的精确解析

介绍了一种对具有电阻场板的薄膜SOI LDMOS的精确解析设计方法 .在对电场分析的基础上 ,提出了新的电离率模型 ,并求出了电离率积分的准确路径 ,进而得到击穿电压、漂移区掺杂、漂移区长度与SOI硅层厚度、埋氧层厚度的关系 .模拟结果表明 ,解析与模拟结果具有很好的一致性 ,而且设计的器件具有击穿电压大、比导通电阻极小的优点 .

适用于智能功率IC的700v Double-Resurf Ldmos研究

本文用Synopsys公司的TCAD工具-TWB(TAURUS WORK-BENCH)虚拟FAB进行研究设计了适用于智能功率集成电路的700v单晶扩散型Double-Resurf Ldmos。该高压管的生产工艺和标准的CMOS工艺完全兼容,只需要增加3张掩模板。通过优化工艺参数,用Medici仿真的最高耐压可以达到800v,导通电阻为16Ω,可以广泛应用于各种功率控制电路。

新型缓冲层分区电场调制横向双扩散超结功率器件

为了突破传统横向双扩散金属-氧化物-半导体器件(lateral double-diffused MOSFET)击穿电压与比导通电阻的极限关系,本文在缓冲层横向双扩散超结功率器件(super junction LDMOS-SJ LDMOS)结构基础上,提出了具有缓冲层分区新型SJ-LDMOS结构.新结构利用电场调制效应将分区缓冲层产生的电场峰引入超结(super junction)表面而优化了SJ-LDMOS的表面电场分布,缓解了横向LDMOS器件由于受纵向电场影响使横向电场分布不均匀、横向单位耐压量低的问题.利用仿真分析软件ISE分析表明,优化条件下,当缓冲层分区为3时,提出的缓冲层分区SJ-LDMOS表面电场最优,击穿电压达到饱和时较一般LDMOS结构提高了50%左右,较缓冲层SJ-LDMOS结构提高了32%左右,横向单位耐压量达到18.48 V/μm.击穿电压为382 V的缓冲层分区SJ-LDMOS,比导通电阻为25.6 mΩ·cm2,突破了一般LDMOS击穿电压为254 V时比导通电阻为71.8 mΩ·cm2的极限关系.

高压LDMOS I-V特性宏模型的建立

目前LDMOS已经广泛应用于功率集成电路和微波集成电路中,建立LDMOS的SPICE等效电路变得很重要。以往的模型都是将LDMOS分为线性区和饱和区两段来分析,公式复杂而且计算量大。因此在数值模拟的基础上提出了全导通区域的伏安特性方程,建立了LDMOSI-V特性的宏模型。该模型的特点是参数少,易于提取,得到的SPICE等效电路简单,仿真容易收敛。

功率集成器件及其兼容技术的发展

功率集成器件在交流转直流(AC/DC)电源转换IC、高压栅驱动IC、LED驱动IC等领域均有着广泛的应用。介绍了典型的可集成功率高压器件,包括不同电压等级的横向双扩散金属氧化物半导体场效应晶体管(LDMOS)以及基于硅和SOI材料的横向绝缘栅双极型晶体管(LIGBT),此外还介绍了高低压器件集成的BCD工艺和其他的功率集成关键技术,包括隔离技术、高压互连技术、dV/dt技术、di/dt技术、抗闩锁技术等,最后讨论了功率集成器件及其兼容技术的发展趋势。

L波段高功率密度LDMOS脉冲功率测试方法

报道了在工作电压50 V、频率1.2 GHz下,功率密度1.2 W/mm射频LDMOS功率器件的研制结果。由于大功率LDMOS功率器件输入阻抗小,在50Ω负载牵引系统下测试容易出现低频振荡,严重损坏待测器件。为了消除这种低频振荡,更好地进行功率测试,研究采用了直通-反射-传输线(TRL)低阻抗测试夹具。此种夹具可以很好地抑制低频率的功率增益,消除低频振荡;而且使阻抗调节器获得更多的低阻抗点,提高负载牵引系统测试的准确度。在低阻抗的负载牵引系统测试环境下,1.2 GHz下,脉冲输出功率在1 dB压缩点为109.4 W,功率密度达到1.2 W/mm。

基于Saber的一种简化LDMOS静态物理模型

通过深入研究高压LDMOS器件内部的物理特性,给出了一个简化LDMOS物理模型。在漂移区,采用解析方法求解漂移区电场微分方程,经过合理假设,利用一种改进算法得到漂移区的电压降,在保证模型一定精度的前提下,简化了模型计算过程。特别是,根据Saber软件建模要求,将其改造成为适用于Saber的一个LDMOS模型,该模型能够嵌入到Saber进行电路仿真。

降低非自对准LDMOS功率管R_(DSon)离散性的途径

LDMOS 功率管工作在线性区时,R_(DSon)取决于沟道区及漂移区的图形尺寸与掺杂浓度。非自对准LDMOS 功率管漂移区的一端与栅极没有自对准关系,因此一些工艺偏差(诸如光刻 CD、重叠、刻蚀 CD等)均可影响器件的沟道长度。Motorola 公司在 SMOS7LV^(TM)工艺开发过程中,曾发现非自对准 LDMOS功率管 R_(DSon)离散比规范值大8%(1σ)。有关 R_(DSon)的离散的分析表明,主要是因重叠性不良而引起。优化对准方案之后,R_(DSon)离散可由原先的～12%降至<3%。