正则有符号系数FIR滤波器优化算法

为了节约有限长单位冲激响应(FIR)滤波器的资源,提高运行速度,提出了用最小均方根法将浮点系数量化为正则有符号数(CSD)定点系数的方法。这种方法是先求出FIR滤波器的零点,将共轭成对零点组成两个基本节,采用级联型FIR结构,然后逐步对两个节进行定点数量化,最后量化为CSD定点数。为了验证这种方法的有效性,将它与简单量化进行了对比,结果表明最小均方根法更逼近原浮点系数滤波器,即该量化方式比简单量化更加有效。

常系数乘法器的VLSI高效设计

符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术。介绍了一种基于二进制补码数实现CSD编码的转换算法。通过采用多种优化技术,提出了基于CSD编码技术的常系数乘法器的VL-SI高效设计。采用Verilog硬件描述语言实现了一组小波滤波器的乘法单元的RTL描述,在XilinxISE4.1环境下对设计进行了功能仿真、综合和FPGA原型实现。

基于CSD编码的FIR数字滤波器优化设计

研究数字滤波器的动机就在于它正成为一种主要的DSP操作。乘法运算是数字滤波器中的核心操作,其性能的好坏直接影响整个滤波器的特性。采用CSD编码技术来实现对数字滤波器的优化。实验结果表明,该方法的应用能提高乘累加器的运行性能,达到减少资源、优化面积的目的。数据还表明在最优状态下,CSD编码占用的资源仅仅是2C编码的26.7%,DA算法的40.7%。

基于CORDIC旋转器的基-3 FFT算法高效设计

设计出一种可以用于FPGA高效实现的基-3 FFT算法,采用改进的三端前馈延迟转换器结构,优化了延迟和运算过程。针对蝶形运算中复数乘法器占据大量内存的问题,引入了CORDIC旋转器实现输入与旋转因子相乘的运算,可以降低乘法运算的复杂度,该CORDIC旋转器采用改进的高基CORDIC算法,解决了传统的CORDIC算法迭代次数多、延迟大的问题,从而达到高吞吐率要求。该基-3 FFT算法以寻址变序、流水处理的方式,可以满足最高运行频率为404 MHz的FFT处理要求。与基于传统复数乘法器的基-3 FFT算法相比,基于CORDIC旋转器的基-3 FFT算法使功耗平均减少了22%,使总延迟平均减少了29%。

基于CSD编码的高速乘法器IP设计

符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术。该文基于二进制补码数的CSD编码转换,结合采用优化技术,实现了对一组高速乘法器的IP核设计。采用Verilog硬件描述语言实现了设计的行为描述,在XilinxISE4.1环境下实现了功能仿真、综合和FPGA映射。其设计为小波变换核的开发提供了一个可重用的IP模块。

基于FPGA的OFDM调制器的设计

提出了一种新的流水线FFT设计方法来实现OFDM调制解调:利用旋转因子对称性、简化的复数乘法和旋转因子CSD编码来简化蝶形单元设计,并按照读修改地址写的顺序,利用双口RAM从一级向下一级来传送数据.该方法实现蝶形运算不需要乘法器、不需要ROM来存储旋转因子,需要的RAM单元也比较少.最后用该方法在FPGA上实现8pt基2的DIFFFT处理器,实验证明该方法在硬件资源消耗上有很大的改善.

DTMB系统中频域交织的设计与实现

提出一种DTMB系统的频域交织方法,利用了插入位置集合的固有特性,使用正则有符号数CSD运算降低了运算量。实验表明,该频域交织器设计合理,可有效降低逻辑资源,最重要的是省去了传统查表法的存储器消耗。

面向LTE的超低复杂度FFT处理单元设计

该文提出了一种超低复杂度的、面向长期演进(LTE)上行的快速傅里叶变换(FFT)混合基处理单元的设计与实现。由Cooley-Tukey算法与质因数算法,LTE上行所需FFT可以分解到基2,3,5上。该文基于Winograd傅里叶变换设计了FFT处理单元,利用折叠技术对多模下FFT进行了算法单元复用,利用正则符号数(CSD)乘法结合树形结构与Horner法则优化其中的乘法器结构。相比已有方法,关键路径时间降低16.7,乘法器面积降低78.9,总面积降低62.1。

信道化结构的无乘法器优化与实现

针对宽带接收机在拥有大的动态范围与高灵敏度的同时需要降低资源占用的问题,基于多相滤波信道化结构和频率响应屏蔽技术,将正则有符号数编码技术和改进动态旋转因子算法用于无乘法器的信道化结构优化设计中,将乘法器资源的占用转化为移位器与加法器的占用,提高硬件实现的效率、降低延迟。仿真结果表明:无乘法器算法可以有效地降低乘法器资源占用,提高信号处理性能。