用普通基比特串行乘法电路实现(204,188)RS码译码

用普通基比特串行乘法电路实现数字视频广播(DVB)中(204,188)RS码译码,使电路大大简化,并保持译码速率与视频信号比特和码速率一致,电路整齐规则,便于FPGA实现或专用集成电路设计,具有推广实用价值。

Maxim推出吉比特串行器/解串器芯片组

Maxim为其高速LVDS串行器／解串器（SerDes）产品线增添新成员：MAX9259／MAX9260SerDes芯片组。该吉比特多媒体芯片组通过一对直流平衡的双绞线或差分线构成完备的双向数字视频链路。Maxim正在申请专利的差分、全双工控制通道无需外部CAN或LIN接口，在简化设计的同时可有效减小方案尺寸、降低成本。该方案支持显示模块的双向通信，并可通过UART／IZC接口逐帧设置摄像模式。MAX9259／MAX9260芯片组非常适合信号识别、防撞系统、夜视系统、车道偏离报警等汽车应用。

Maxim推出吉比特串行器/解串器芯片组

Maxim为其高速LVDS串行器／解串器（SerDes）产品线增添新成员：MAX9259／MAX9260SerDes芯片组。该吉比特多媒体芯片组通过一对直流平衡的双绞线或差分线构成完备的双向数字视频链路。

比特串行信号：CCIR—601串行数字分配的测试

由于必须满足以大型电视制作中心为复杂信号分配样式，导致了比特串行分配概念的形成。对于这种类型的分配，顺序地读出１０比特的并行数据，从最低有效位开始并到最高有效位结束。因此，所得的信号可通过单一同轴电缆传输。

融合路径度量值和行重特性的Polar码SCL译码算法

首先提出基于初始对数似然比(Log-Likelihood Ratio,LR)与路径度量值(Path Metric,PM)的PM-LLR-SCL译码算法,在接收端初始LLR和PM值之间建立映射关系,并通过重排PM值完成翻转功能。其次,提出基于极化码生成矩阵的行重特性和PM值的PM-RW-SCL译码算法,不仅考虑了Polar码的最小码距和极化子信道可靠度,同时将路径分裂每一层的PM值引入到译码策略中,从而提高了译码性能。仿真结果显示,与串行抵消列表比特翻转(Successive Cancellation List Bit-flip,SCLF)相比,提出的PM-LLR-SCL算法最大可获得约0.23 dB的性能增益,而基于路径数量的复杂度降低了约62%;与基于行权重的串行抵消列表翻转译码算法相比,PM-RW-SCL算法最大可获得约1.5 dB的性能增益,而复杂度降低了约39%。

HD-SDI数字视频信号处理及传输的FPGA设计与实现

设计了一种符合SMPTE292M标准的高清晰度数字电视信号采集传输用的HD-SDI卡,介绍了其电路结构,对HD-SDI中的视频数据、视频定时基准码、行号数据、校验码进行了分析,并就数字视频识别和提取模块、DMA传输模块和PLX9656局部总线到Avalon总线的转换模块进行了设计。FPGA采用Altera公司的StratixEP1S25,实验调试结果表明,HD-SDI数字视频信号处理及传输工作稳定可靠。

超高速全并行快速傅里叶变换器

设计和实现超高速快速傅里叶变换器(FFT)在雷达与未来无线通信等系统中具有重要意义。该文提出首个全并行架构的FFT处理器,其避免了复杂的路由寻址以及数据访问冲突等问题,基于较大基进行分解降低运算复杂度。由于旋转因子已知和固定,大量的乘法转化为了定系数乘法。同时由于采用了串行的计算单元,在达到全并行结构的高速度同时硬件复杂度相对较低;所有的硬件计算单元处于满载的条件,其硬件效率能达到100%。根据实际的实现结果,所提出的512点FFT处理器结构能够达到5.97倍速度面积比的提升,同时硬件开销仅占用了Xilinx V7-980t FPGA 30%的查找表资源与9%的寄存器资源。

基于GRU网络辅助和路径度量交换的极化码SCLF算法

为了解决极化码的现有SCLF算法传输性能较低,翻转集构建不精确,复杂度过高的问题,提出了一种基于GRU网络辅助和路径度量交换串行抵消列表比特翻转(PME-SCLF)算法。首先,重新划分译码状态,将路径度量交换和反向判决的思想结合,提出了一种位翻转策略。其次,通过训练GRU网络定位译码中的第一个错误位,提出了一种翻转集构造方法。最后,对每次低阶翻转的路径度量进行排序,固定低阶可靠位后再进行高阶翻转,提出了一种多比特翻转规则。仿真结果表明,与现有SCLF算法相比,在低信噪比下,所提算法识别第一个错误比特的准确率提高了18~24%,在单比特和多比特翻转下,所提算法分别有最高0.3 dB和0.2 dB的性能增益,且在线译码复杂度较低。

Ⅱ类正规基快速模乘算法的设计与实现

为寻求椭圆曲线密码应用系统中有限域上快速模乘算法,在Ⅱ类最佳正规基及其变形的类标准基基础上,提出了一种新的Ⅱ类最佳正规基快速模乘算法,并给出该算法FPGA实现的硬件结构。新的乘法器采用比特串行方式,使得硬件结构更加规则,减少了原有乘法器关键路径的延迟。试验数据表明,使用新的乘法器可以使整个椭圆曲线密码系统芯片工作频率大幅度提高。

在普通基上实现（31,15）RS码译码

本文讨论在普通基上用“比特串行乘法电路”实现（３１，１５）ＲＳ码译码的问题。

基于对数似然比与极化信道可靠度的SCF译码算法

传统的串行抵消比特翻转(SCF)译码算法仅用对数似然比(LLR)的绝对值去衡量信息比特译码结果的可靠情况,导致误块率(BLER)过高和翻转的尝试次数较多。提出一种串行抵消比特翻转译码算法PLR-SCF,分析SC译码算法发生错误译码的原因,通过仿真观察LLR、极化信道可靠度和信息位所在的位置与SC译码算法发生首个判决错误之间的关系,并利用上述因素设计一个能准确衡量信息位发生译码错误程度的度量公式。仿真结果表明,相对于传统的SCF译码算法,该算法能够有效降低BLER,特别是在高信噪比下获得的最大信噪比增益约为0.12 dB,翻转尝试次数与SCF减少13.6%。