逼近最小和译码性能的并行多比特翻转译码算法研究

相比于最小和译码算法,LDPC码的另外一种译码算法——比特翻转译码算法实现更简单,但其性能有较大恶化。最近提出的有噪梯度下降比特翻转译码(NGDBF)算法性能相比简单的比特翻转算法性能有明显提高,但该算法一次翻转一个比特限制了其应用。结合并行加权比特翻转译码(PWBF)中翻转标记的思想,本文提出了一种NGDBF译码的改进算法——并行NGDBF译码及其自适应形式,克服了PWBF译码对行重/列重较小的LDPC码性能不佳的缺陷。仿真表明:并行NGDBF译码的性能优于相应的NGDBF译码,其自适应形式不仅性能逼近最小和译码,而且实现简单。

基于变量节点更新的LDPC码加权比特翻转译码算法

该文提出一种改进的低密度奇偶校验(Low Density Parity-Check,LDPC)码的加权比特翻转译码算法。该算法引入了变量节点的更新规则,对翻转函数的计算更加精确,同时能够有效弱化环路振荡引起的误码。仿真结果表明,与已有的基于幅度和的加权比特翻转译码算法(SMWBF)相比,在加性高斯白噪声信道下,该文算法在复杂度增加很小的情况下获得了误码率性能的有效提升。

LDPC码混合加权比特翻转译码算法

为了减少比特翻转算法中环路振荡引起的误码,提出了一种低密度奇偶校验(low-density parity-check,LDPC)码并行混合加权比特翻转译码算法。该算法采用多比特翻转方式,当出现环路振荡时,加入一随机扰动改变目标函数来减少由于环路振荡引起的误码,同时从数学角度分析了其误码产生的原因。仿真表明,与原有的比特翻转算法相比,该算法以较低的复杂度获取了误码率性能的改善和收敛特性的提高。

LDPC码的一种高效加权比特翻转译码算法

针对低密度奇偶校验(LDPC)码中加权比特翻转(WBF)译码算法在迭代过程中绝大多数情况都是进行单比特翻转,导致译码效率低并且可能会发生比特翻转"死循环"的现象,提出一种更为高效的加权比特翻转(EWBF)算法。该算法对翻转阈值进行了改进,使得每次迭代能够翻转多个比特,提高译码效率,并且能够避免译码过程出现的翻转"死循环"现象。仿真结果表明,所提译码算法与WBF算法、改进的WBF(MWBF)算法和IMWBF(Improved MWBF)算法相比,平均迭代次数分别降低51.6%~56.2%、49.6%~54.2%和48.1%~51.3%;而在译码性能方面,算法性能接近甚至优于IMWBF算法,当最大迭代次数设定为30次时,相比于IMWBF算法,在误码率为10-4时可获得0.92d B的增益。

LDPC码加权比特翻转译码算法的低复杂度提前停止准则

近年来,针对LDPC码置信传播(BP)译码算法的提前停止准则的研究已经有了很多,但设计适合加权比特翻转(WBF)译码算法的提前停止准则却研究甚少。依据对WBF算法的全新理解方式,该文提出一种实现简单、适用性强的WBF算法提前停止准则,它能在译码的初始阶段检测绝大多数不可纠错的帧。仿真结果表明,基于提前停止准则的WBF算法在性能损失可以忽略的条件下,极大地降低迭代次数,在实现复杂度和性能之间达到了很好的折中。

分段CRC辅助极化码SCL比特翻转译码算法

极化码是一种被严格证明到达信道容量的信道编码方法。虽然串行抵消列表比特翻转(SCLF)译码算法可提高译码性能,但导致较高的译码复杂度。为降低译码复杂度,提出一种分段CRC辅助串行抵消列表比特翻转极化码译码算法。该算法在码字构造过程中,通过添加分段CRC校验,可提前终止翻转译码过程。在中短码长下,可显著降低极化码比特翻转译码复杂度。仿真结果表明,当L=8,Eb N0=1.5 dB时,与SCLF方法翻转2 bit译码算法相比,提出方法的译码复杂度可降低71.9%,同时获得较好的性能增益。

基于变量节点更新的梯度下降比特翻转译码算法

由于变量节点自身的可靠性度量值不会随着迭代译码过程中比特被翻转而更新,因此翻转函数值的计算并不准确,进而影响了梯度下降比特翻转算法的译码性能。在深入分析梯度下降比特翻转译码算法的基础上,提出了一种基于变量节点更新的加权梯度下降比特翻转译码算法。该算法为翻转函数引入了校验节点的可靠度外信息权重和变量节点可靠性的更新规则,从而使翻转函数值的计算更加精确。仿真结果表明,与现有的梯度下降译码算法相比,在加性高斯白噪声信道下,该算法有效提升了误码率性能。

基于可靠性调度的LDPC码比特翻转译码算法

低密度校验(Low-Density Parity-Check,LDPC)码的迭代译码算法中,变量节点与校验节点之间的消息传递采用泛洪调度策略,文中提出了一种基于可靠性调度策略的比特翻转译码算法,根据信道初始软信息将变量节点分为可靠节点与不可靠节点,在迭代译码过程中阻止不可靠节点的消息传递。仿真结果表明,与现有的比特翻转译码算法相比,在加性高斯白噪声信道下,所提算法以较低的复杂度代价获得了误码率性能的有效提升。

基于多精度感知的MLC闪存比特翻转译码算法

随着多级单元(multi-level cell,MLC)闪存存储密度的增加,单元间干扰(cell-to-cell interference,CCI)成为影响NAND闪存可靠性的主要噪声;在深入研究MLC闪存模型和CCI噪声模型基础上,提出了一种MLC闪存多精度感知的比特翻转译码方法,该方法通过选取合适的MLC闪存单元感知精度进而得到MLC单元中存储比特的准确对数似然比信息,利用此信息可降低原始错误比特率并且提高比特翻转译码算法的译码性能;仿真结果表明,在MLC闪存信道条件下,所给方法提高了比特翻转译码算法译码性能,并且保持较低的译码复杂度和较短的感知时延。

MLC型NAND闪存的比特翻转译码算法研究

随着闪存编程/擦除循环次数的增加,多级单元(Multi-Level Cell,MLC)的氧化隔离层被破坏,进而导致闪存的可靠性急剧降低。针对这种情况,在深入分析MLC闪存信道模型和数据保持噪声模型的基础上,提出了一种MLC型NAND闪存的比特翻转译码算法。仿真结果表明,在MLC闪存信道下,该方法既可保证闪存单元的可靠性,又具有较短闪存单元的读取时间,从而实现了译码复杂度和性能间的良好折衷。

面向MLC闪存的比特翻转译码算法研究

针对寄生耦合电容效应导致闪存相邻多级单元(multi-level-cell,MLC)的阈值电压失真而产生的存储数据错误问题,本文提出了一种适用于MLC闪存系统的改进比特翻转译码算法。在分析MLC闪存发生错误原因的基础上,利用蒙特卡罗仿真方法计算相邻MLC闪存阈值电压分布的重叠区域来确定阈值电压对应存储比特的可靠性,借助存储比特的可靠性度量设计了MLC闪存的比特翻转规则。仿真结果表明,耦合强度系数s=1. 8与感知精度分别为p=3和p=4时,相比于原有MLC闪存比特翻转译码算法,所提出MLC闪存比特翻转译码算法的译码性能提升了81%和91%,并且译码的平均迭代次数减少了9. 8%和21%。

基于循环检测的LDPC比特翻转译码算法研究

提出一种基于循环检测的低密度奇偶校验码的比特翻转(BF)译码算法,采用对译码翻转比特的循环检测和对接受符号可靠性信息的软判决,使译码性能大大改善。理论分析表明,该译码运算复杂度低,仿真结果表明,改进的算法优于加权比特翻转译码LP-WBF算法约0.3dB,误码性能改善明显。

一种MLC闪存存储系统的比特翻转译码算法

随着多级存储单元比特存储密度的增加,单元间干扰成为影响闪存可靠性的主要因素.针对这种情况,在深入分析多级存储单元内部数据存储信道错误规律的基础上,设计了多级存储单元闪存译码的比特翻转规则,提出了一种适用于多级存储单元闪存的改进型比特翻转译码算法.仿真结果表明,在相同的感知精度时,所提出的多级存储单元闪存比特翻转算法的译码性能优于多级存储单元闪存比特翻转译码算法的性能,而且多级存储单元闪存的改进型比特翻转译码算法可有效减少译码的平均迭代次数,从而实现了译码复杂度和性能间的良好折中.

LDPC码的快速联合加权比特翻转译码算法

针对低密度奇偶校验码的加权比特翻转,提出一种快速联合加权比特翻转译码算法。该算法首先以平均幅度作为校验方程,其次以可靠性比率来判断译码出错率,最后在最大迭代次数或达到了零出错率时输出结果。与WBF译码算法相比加快了LDPC码的译码速度,并且误码性能也得到明显改善。相比以平均幅度为信息节点的加权比特翻转算法和可靠性比率加权比特翻转算法,该改进型算法避免了单比特翻转算法在译码过程中产生的同一比特循环翻转现象。

融合路径度量值和行重特性的Polar码SCL译码算法

首先提出基于初始对数似然比(Log-Likelihood Ratio,LR)与路径度量值(Path Metric,PM)的PM-LLR-SCL译码算法,在接收端初始LLR和PM值之间建立映射关系,并通过重排PM值完成翻转功能。其次,提出基于极化码生成矩阵的行重特性和PM值的PM-RW-SCL译码算法,不仅考虑了Polar码的最小码距和极化子信道可靠度,同时将路径分裂每一层的PM值引入到译码策略中,从而提高了译码性能。仿真结果显示,与串行抵消列表比特翻转(Successive Cancellation List Bit-flip,SCLF)相比,提出的PM-LLR-SCL算法最大可获得约0.23 dB的性能增益,而基于路径数量的复杂度降低了约62%;与基于行权重的串行抵消列表翻转译码算法相比,PM-RW-SCL算法最大可获得约1.5 dB的性能增益,而复杂度降低了约39%。

适用于LDPC码的新颖自适应联合加权比特翻转译码算法

针对低密度奇偶校验(low-density parity-check,LDPC)码采用单比特翻转算法译码可能出现比特循环翻转现象而导致译码收敛速度缓慢的问题,提出一种适用于LDPC码的新颖自适应联合加权比特翻转(self-adaption combined weighted bit-flipping,SCWBF)译码算法。该SCWBF算法结合了能高效实现的可靠率加权比特翻转(implementation-efficient reliability ratio based weighted bit-flipping,IRRWBF)算法与低复杂度加权比特翻转(low complexity weighted bit-flipping,LCWBF)算法的优点,在每次迭代过程中,能自适应翻转单比特或多比特,从而避免了单比特翻转算法在译码过程中产生的同一比特循环翻转现象。仿真结果表明,与加权比特翻转(weighted bit-flipping,WBF)算法、IRRWBF算法以及联合改进加权比特翻转(combined modified weighted bit-flipping decoding,CMWBF)算法相比,提出的SCWBF译码算法加快了LDPC码的译码速度,并且误码性能也得到明显改善。

基于加权比特翻转的MLC型NAND闪存系统

多级单元(Multi-Level-Cell,MLC)技术增加了NAND闪存的存储密度,但也增强了单元间干扰(Cell-toCell Interference,CCI)噪声强度,导致了NAND闪存的可靠性急剧下降.在深入研究MLC闪存模型和CCI噪声模型基础上,提出了一种MLC型NAND闪存的加权比特翻转硬判决译码方法.仿真结果表明,在MLC闪存信道条件下,该方法既可保证MLC闪存单元的可靠性,对可保持较低的译码复杂度,从而实现了译码复杂度和性能间的良好折衷.

LDPC短码WBF-OSD组合译码设计

为了在译码性能和复杂度之间取得折中,针对低密度奇偶校验(Low Density Parity Check,LDPC)短码设计了加权比特翻转(Weighted Bit-Flipping,WBF)译码与顺序统计量译码(Ordered Statistics Decoding,OSD)的组合译码方法。在接收端,首先进行WBF译码,如果译码失败,则将原始接收序列送入OSD进行译码,最后输出OSD译码结果,这种组合方式称为WBF-OSD-I译码。为了进一步提高译码性能,考虑到WBF-OSD-I译码算法中WBF译码存在的不可检错误导致译码错误的接收序列并没有进入OSD译码器进行译码,设计了WBF-OSD-II组合译码方式。这种WBF-OSD-II组合译码方式通过比较WBF译出的估计码字与接收序列的距离,根据选择的门限决定是否使用OSD译码,从而进一步降低译码错误概率。仿真分析验证了LDPC短码的WBF-OSD组合译码性能。

一种有效的FG-LDPC译码方法

基于有限几何低密度奇偶校验码(FG-LDPC)译码性能、复杂度和时延,提出了一种混合比特翻转(BF)和大数逻辑译码(MLG)的译码方法.在比特翻转译码过程中,提出了一种有效度量相关校验可靠性的方法.经过BF迭代译码后,再由MLG译码.译码过程不涉及浮点运算,降低了复杂度,减小了时延.仿真表明,新的译码方法比原有加权比特翻转(WBF)算法性能提高了0.3 dB.

基于多/单比特切换机制的LDPC码两级WBF算法

为了提高低密度奇偶校验(LDPC)码的加权比特翻转(WBF)译码算法的译码速度和性能,文章提出了一种具有多/单比特切换机制的两级WBF译码算法。译码首先在第一级解码器中进行多比特翻转译码,当发现循环翻转或最大翻转函数值小于零时,跳到第二级解码器中进行单比特翻转继续译码,从而消除多比特的循环翻转和实现多比特向单比特译码的切换。仿真结果表明,与基于幅度和的加权比特翻转(SMWBF)译码算法以及基于变量节点更新的SMWBF(VSMWBF)译码算法相比,在加性高斯白噪声信道下,文章所提算法获得了平均迭代次数和译码性能的双增益。