基于流水化和滑动窗口结构的低功耗指令Cache设计

嵌入式处理器中Cache的应用极大地提高了处理器的性能,同时Cache,尤其是指令Cache功耗占据了处理器很大一部分功耗,关闭不必要的tag SRAM和data SRAM的访问,可以极大地降低功耗。提出了一种流水化的指令Cache访问机制,关闭不必要的data SRAM的访问;并且通过记录指令Cache行的信息和预测下一行的Cache形成一个Cache行滑动窗口,关闭不必要的tag SRAM访问。所提出的方法没有性能损失,在SMIC 90nm工艺下进行功耗分析,其指令访问的功耗降低50%。

一种面向超标量处理器的低功耗指令Cache设计

针对超标量结构中多体并行的流水化指令Cache提出了三种低功耗优化策略,首先是基于Cache路的条件放大技术,它根据标志匹配结果来关闭无关路中敏感放大器对存储阵列的驱动输出;其次是基于Cache行的动态电压调节技术,它只对当前访问的Cache行提供正常的操作电压,而其他Cache行都处于低电压休眠状态;最后是基于短循环程序的指令回收技术,它通过重复利用过期指令来减少对Cache的冗余访问.实验表明,这个低功耗设计在SPEC和PowerStone基准程序下可以将指令Cache的总功耗分别降低72.4%和84.3%,而处理器的IPC损失分别只有1.1%和0.8%,并且不会带来任何时序开销.

一种降低流水化指令缓冲存储器泄漏功耗的设计方法(英文)

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好地提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动——仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。

基于TSAPI的应用:应答呼叫

第一个基于标准的应用可使你所有的通信流水化作业,但是在目前你认为这值得吗?不论你是管理一个技术支持中心。