一种16×16位高速低功耗流水线乘法器的设计

提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善。使用0.5μmCMOS工艺模型,HSPICE模拟结果表明,在频率为150MHz条件下,电源电压3.0V,其平均功耗为11.74mW,延迟为6.5ns。

32位时延无关异步流水线乘法器设计

提出采用Heaviside函数建立可精确描述门限门行为的数学模型,该数学模型可描述门限门的置位、复位行为.针对异步单轨逻辑健壮性差的缺点,基于零协议逻辑(NullConventionLogic)设计了双轨逻辑的时延无关32位异步流水线乘法器.乘法器基于改进的Booth编码和Wallace树.该乘法器与采取同样结构的同步乘法器的仿真结果表明,前者的性能提高了近4倍.