基于增益增强型全差分环形放大器的16位流水线逐次逼近型模数转换器

在高精度流水线逐次逼近型模数转换器(pipelined-SAR ADC)中,需要使用高开环增益的运算放大器来提高闭环级间残差放大器的增益精度。本文提出的环形放大器使用增益增强型输出级提高开环增益和稳定性,可以实现超过90 dB的开环增益,在不采用任何校准技术的情况下可以显著减小级间残差增益误差,满足16位ADC的精度要求。该ADC基于65 nm CMOS工艺设计,芯片面积为0.256 mm^(2)。在25 MS/s的采样速率以及接近奈奎斯特频率输入信号的条件下,所设计的ADC仿真测得的信噪失真比(Signal-to-noise Distortion Ratio, SNDR)和无杂散动态范围(Spurious Free Dynamic Range, SFDR)分别为77.8 dB和96.8 dB,功耗为2.8 mW,品质因数FoMw和FoMs分别为18.0 fJ/con.-step和174.3 d B。

一种8位32MS/s的流水线型模数转换器设计

基于电子不停车收费系统(ETC)接收机的要求,在TSMC018μm工艺下设计并实现一种8bit 32 MS/s流水线型模数转换器。通过详细理论分析确定设计参数和电路模型,通过运放共享以及带有增益自举的套筒式运算放大器和开关电容共模反馈电路降低电路的静态功耗,通过动态比较器以及静态锁存结构降低电路的动态功耗,使得功耗降低为原来的一半。测试结果显示ADC输入摆幅-0.4~0.4V下,功耗5.017mA,非使能状态下功耗0.567μA,信噪比(SNR)49.21dB,有效位(ENOB)7.77bit,无杂散噪声(SFDR)65.41dB,面积580μm×450μm。

适用于两级流水线逐次逼近型模数转换器的LMS校准算法(英文)

提出了适用于两级流水线逐次逼近型模数转换器的一种基于最小均方(LMS)算法的数字域校准方法。在对该模数转换器结构中误差来源详尽分析之后,提出的校准算法将各种误差来源视为一些未知的参数,通过注入扰动信号来估计这些未知参数。所提出的校准算法通过一个14位两级流水线逐次逼近型模数转换器的MATLAB的行为级建模得到验证。在满摆幅2.4Vpp、输入信号2Vpp的情况下,蒙特卡洛仿真结果表明校准之后的SNDR值为83.84dB。

一款14位流水线-逐次逼近型模数转换器设计

基于22 nm FDSOI的CMOS工艺设计了一款14位流水线-逐次逼近型模数转换器(Pipeline-SAR ADC),每级流水线中采用了多比较器结构和电容分裂型的数模转换器(CDAC)以实现速度与性能上的折衷,相邻两级之间采用了噪声较小的动态放大器结构,同时通过在后三级流水线各增加一位冗余位来消除比较器失调电压对ADC性能所带来的影响。前仿真结果表明:在电源电压为0.8 V、采样速率为1 GSample/s、输入信号频率约为103.52 MHz、满摆幅为1.6 V的情况下,ADC的有效位数(ENOB)为12.16位,信噪失真比(SNDR)为74.98 dB,无杂散动态范围(SFDR)为86.58 dB,总功耗约为75 mW,面积为0.1849 mm^2。

一种12bit流水线型模数转换器的研究与设计

本文设计和研究了一种低功耗12Bit流水线模数转换器的结构,其采用了TSMC 0.18um工艺设计,3.3V单电源电压,5MHz采样率,动态范围为1V,INL为0.5LSB,DNL为2LSB,通过详细的电路原理分析和软件Cadence的仿真,并流片测试,性能达到设计初衷。

高速流水线ADC中跨导放大器设计及误差分析

应用于8 bit,1.5 bit/级,100 M采样率,高速流水线型ADC的OTA放大器设计及实现,重点分析OTA放大器的非线性,如增益非线性、不完全建立误差对高速、低功耗ADC性能的影响,并使用MATLAB建模验证分析结果。OTA放大器采用功耗较低的套筒型共源共栅放大器基本结构,通过增益提高技术提高放大器增益,采用共模反馈消除各类不匹配带来的误差。从仿真结果上看,OTA放大器增益大于80 dB,单位增益带宽为960.5 MHz,建立时间为4.87 ns。实现的高速流水线型ADC,经仿真测试DNL为0.7 LSB,INL为1.02 LSB,符合设计要求。

一种双采样1.2V 7位125MS/s流水线ADC的设计

为了满足片上系统对模数转换器的低功耗和高性能的要求,设计并实现了一种1.2V7位125MS/s双采样流水线模数转换器.该模数转换器采用了一种新的运算放大器共享技术以及相应的时序关系,从而消除了采样时序失配问题,并减小了整个模数转换器的功耗和面积.该模数转换器采用0.13μm CMOS工艺实现,测试结果表明,该模数转换器的最大信噪失真比为43.38dB,有效位数为6.8位.在电源电压为1.2V、采样速率为125MS/s时,该模数转换器的功耗仅为10.8mW.

一种流水线型ADC的时序改进技术研究

对一种流水线型模数转换器(ADC)的时序电路进行了改进研究。改进时序延长了余量增益单元MDAC部分加减保持相位的时长,可以在不增加功耗与面积的情况下,将一种10位流水线型ADC在20 MS/s采样率下的有效位(ENOB)从9.3位提高到9.8位,量化精度提高了5%;将该ADC有效位不低于9.3位的最高采样率从21 MS/s提高到29 MS/s,转换速度提高了35%。ADC的采样频率越高,改进时序带来的效果越显著。该项技术特别适用于高速高精度流水线型ADC,也为其他结构ADC的高速高精度设计提供思路。

应用于高精度模数转换器的乘法数模单元模块研究

提出了一种应用于18 bit 20 MS/s无采保结构(SHA-Less)高精度流水线型(Pipeline)模数转换器(Analog-to-Digital Converter,ADC)的乘法数模单元(Multiplying Digital-to-Analog Converter,MDAC)。从减小电路动态、静态误差以及系统噪声的角度,介绍了高性能MDAC电路的设计方法。使用0.18μm CMOS工艺实现电路版图,并用Spectre和Calibre进行后仿验证。在室温条件下,输入5 MHz正弦波信号,采样频率为20 MHz,对设计的MDAC电路进行后端仿真并进行快速傅里叶变换(Fast Fourier Transform,FFT)处理,结果显示信噪比(Signal Noise Ratio,SNR)为87.32 d B,有效位数(Effective Number of Bits,ENOB)为13.97 bit,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为90.53 d Bc,总谐波失真(Total Harmonic Distortion,THD)为-90.74 d B。

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.

几种模数转换技术的分析比较

对几种最为常用的模数转换技术及其特点加以比较,着重介绍最新的模数转换技术——流水线技术;阐述其工作原理、性能特点及其优点,以助于读者更好地选择适合自己设计的模数转换器。

一种植入式神经元记录系统信号处理电路

提出了一种植入式神经元记录系统信号处理电路,由一个带通放大器和流水线模数转换器(ADC)构成。带通放大器采用具有共模反馈的跨导运算放大器(OTA)来放大神经元信号,采用最优的2级放大器级数,减小了功耗和面积。流水线ADC采用全差分结构和CDS技术,减小了非线性失真,其中,MDAC采用一种新的消除技术,降低了输入漂移电压。采用0.18μm CMOS工艺进行设计与仿真,仿真结果表明,带通放大器的带宽为0.71Hz^8.26kHz,中频增益为58.4dB,输入参考噪声(rms)为20.7μV,功耗为1.90μW;采样频率为16kHz时,ADC的有效位数为8位。经动物实验验证,该神经记录系统能够用于神经元峰电位的检测。

一种低抖动时钟稳定电路的抖动分析仿真

流水线型模数转换器(Pipeline ADC)中采样时钟的占空比和抖动(jitter)会对Pipeline ADC的有效位数以及信噪比有着显著的影响。因此,该文提出一种包含时钟缓冲器、时钟沿合成电路、RC积分检测器和可控电流源反相器的低抖动时钟占空比调整电路,并对电路抖动设计及其仿真方式做了具体阐述。该电路基于TSMC 0.18μm CMOS工艺设计,经过版图后仿真后,结果表明,该电路能将20~150 MHz频率范围内、占空比为20%~80%之间的输入时钟精确调整到50%占空比,精度在±1%,输出时钟下降沿附加抖动在150 fs以内。将其应用在16 bit、80 MHz Pipeline ADC中,ADC输入信号为200 MHz时,系统信噪比能够达到71 dB。