并行流水结构的常数模盲均衡器

常数模算法在信道均衡中有着非常广泛的应用,采用传统方式实现时,常数模盲均衡器具有吞吐量低和处理速度慢的缺点;为了克服这些缺点,在充分研究常数模算法特性的基础上,利用加法树和串并转换思想,结合这两者的优点构造了一种并行流水结构的盲均衡器,并用FPGA对整个设计进行了分模块实现;理论分析、Matlab仿真与实际QPSK信号测试表明,改进后的盲均衡器不仅能够有效地消除码间干扰并保留了传统盲均衡器的健壮性,而且具有吞吐量高和处理速度快的特点,适合在高速率均衡中应用。

一个RISC流水结构机器QHRC上的编译时指令调度器

RISC体系结构常采用流水结构来提高机器的执行速度.然而,指令互锁现象的频繁出现严重影响了机器的执行效率.本文给出了一个流水结构机器上的基于机器描述表格化及参量化的指令调度算法。并利用该指令调度器作为工具,对多种解决指令互锁方案效果进行分析.最后,给出了一种兼顾硬件可行性与软件有效性的解决指令互锁的高性能方案。该算法的复杂度为O(n^2)。

并行流水结构的RS(255,233)译码器设计与实现

介绍了RS(255,223)码及其译码原理,基于修正欧几里德(Modified Euclidean,ME)算法提出了一种并行流水结构的硬件译码方案。按照自顶向下的设计流程划分模块,详细论述了各个子模块的设计过程,并给出了该结构的FPGA实现。相比现有的一些结构,该结构以较小的硬件资源代价,在相同时钟下数据吞吐率提高8倍,且大大降低了译码延迟。

基于时钟抖动流水线结构的高效率真随机数发生器

现代加密系统对密钥随机性的需求不断增加。使用时序抖动、热噪声、亚稳态等作为熵源的真随机数发生器,因其可以提供高质量的随机性成为该领域的研究热点。因此,提出一种可配置、轻量级、高效率的真随机数发生器。该发生器使用基于随机数学模型的设计方法,由差分构架的两级时钟抖动流水线组成。第一级流水线中两个环形振荡器在规定时间内累积抖动,第二级流水线利用近似相同的两个环形振荡器的微小周期差构建时间数字转换器,对第一级输出的高斯抖动进行量化,通过数字化模块输出随机比特。在时间数字转换器运行过程中,第一级流水线已经重新启动累积下一个阶段的抖动,减少了空闲时间,提高了真随机数的质量和效率。在Xilinx Atrix-7平台进行了验证,该结构的硬件资源仅消耗了25个LUTs和13个DFFs,获得高达32.55 Mb/s的吞吐量。

SPIHT算法的改进及其并行流水实现结构

SPIHT是一种实用的高性能图像压缩编码算法 .文中提出了一种对SPIHT算法的改进算法 ,研究了其高速实现问题 ,给出了该算法的并行流水实现结构 .改进算法的优点是性能与原始算法相当 ,并且可以映射为并行实现结构 。

图像旋转VLSI流水结构设计

提出了一种基于3步平移算法的实时图像二维旋转VLSI流水结构.该结构采用了一种新颖的缓存机制,通过错位存储中间结果和单独存储列平移量的方式,显著减少了片上存储器的总容量,同时也减少了整个旋转过程中无效数据的处理量,提高了数据通过率.该设计采用SMIC 0.18μm CMOS工艺进行了流片,在100MHz工作频率下,对一幅512×512的图像旋转45°,处理时间约为3.81ms,满足了大多数图像处理系统的实时性要求.

水稻育秧播种流水线操作与维保要点

水稻育秧播种流水线结构简单、布局紧凑,播种质量稳定,播种速度达每小时2000盘以上,适用于规模化集中育秧,已在沅江市等洞庭湖区示范推广应用。整套播种流水线仅需操作人员5~6人,大大减少了人工劳动力,有力提升了水稻工厂化育秧的效率。水稻育秧播种流水线主要由送盘轨道、自动摆盘装置、底土铺撒装置、扫土装置、播种装置、洒水装置、覆表土装置、自动叠盘装置、运秧轨道等组成,能一次性自动完成送盘、摆盘、铺底土、扫平底土、洒肥水、播种、洒药水、覆表土、叠盘及秧盘运转等作业工序。

高速FIR滤波器的流水线结构

通过一个 13阶线性相位的平方根升余弦滚降FIR数字滤波器的结构设计 ,介绍了如何应用流水线技术来设计高速FIR滤波器。考虑到FPGA的容量问题 ,对采用流水线技术之后的FIR滤波器占用的硬件资源进行了分析 。

FPGA上SHA-1算法的流水线结构实现

哈希算法SHA-1算法广泛地应用于电子商务、商用加密软件等信息安全领域。通过对SHA-1算法的深入分析,提出了流水线结构的硬件实现方案。通过缩短关键路径,使用片内RAM代替LE寄存器实现流水线中间变量的数据传递,有效地提高了工作频率和单位SHA-1算法的计算速度。这种硬件结构在Altera系列芯片上的实现性能是Altera商用SHA-1算法IP核的3倍以上。

流水线结构RS(255,223)译码器的VLSI设计

ＲＳ码已经广泛应用于通信系统、计算机系统、存储介质、网络和数字电视中，以提高数据的可靠性；ＲＳ（２５５，２２３）码是美国航空航天局（ＮＡＳＡ）和欧洲空间站（ＥＳＡ）在深空卫星通信系统中所采用的标准外码．文中用Ｔｏｐ－ｄｏｗ ｎ 设计方法完成了采用频域译码算法的ＲＳ（２５５，２２３）译码器的ＶＬＳＩ设计，提出了一个ＧＦ（２５６）上串行计算的流水线结构的２５５点ＩＦＦＴ，该结构的ＩＦＦＴ与译码器的其它模块可形成完美的流水线，减少了面积，提高了通过率．设计的规模约２０万门，总的时延为７８０ 个时钟周期，工作频率为２０ＭＨｚ时，译码器的通过为１６０ Ｍｂｐｓ．

基于软流水体系结构的内核Web服务器——KETA

为进一步提高国产服务器操作系统Kylin的Web服务性能,本文设计并实现一种新型基于软流水的内核级Web服务器。在分析目前主流Web服务器的体系结构和实现技术的基础上,本文详细地介绍了KETA系统的软流水体系结构,简要地介绍了KETA系统实现的若干关键技术。测试结果表明,KETA能有效提高Kylin的Web服务性能,并较TUX系统有明显优势。

9位50 MSPS流水线结构A/D转换器研究

提出了一个采用三级流水线技术的9位50 MSPS A/D转换器,具体分析了其内部结构,给出了在OrCAD/PSpice 10.5下的仿真结果和动态测试结果;对设计流水线A/D转换器的关键问题进行了讨论,分析了引入流水线技术的优点和缺点。

一种CORDIC的流水线结构

本文介绍了一种计算三角函数等超越函数的处理器,它基于CORDIC算法,采用了适于VLSI实现的循环流水线结构。文章分析了CORDIC的基本思想,从算法出发,讨论了CORDIC的基本模块,对CORDIC的流水线结构进行规模与效率的比较。最后,介绍了一种循环流水线结构的CORDIC处理器。

一种RISC型微处理器指令流水线结构

求文介绍一种ＲＩＳＣ微处理器的指令流水线结构、其工作原理及相关支持技术，包括ＨＥＬＰ指令的产生和插入、延迟控制转移以及硬件互锁。

基于函数级原型的流水线可重构结构的研究

针对目前动态可重构技术中重构时隙的问题,本文利用流水线技术和可重构技术,提出并讨论一种流水线可重构体系结构的函数级原型设计方法,并采用AES算法对其进行了仿真验证.结果表明,流水线可重构结构的函数级原型设计方法可有效的解决动态重构系统中的重构时隙问题.

一种基于流水线结构的双时钟域数据交换技术

随着单芯片时钟域个数的增多,高速稳定的时钟域数据交换技术对芯片性能的影响越来越重要。该文提出了一种新型的双时钟数据交换同步电路结构,通过多组相互流水且并行的同步器组,可以实现对burst数据的高速交换。该方案在保持与现有电路相同稳定性的同时,提高了数倍的数据吞吐量。

论明代中期色情小说的流水式结构模式

明代中期色情小说流水式结构模式的出现 ,其原因有诸多方面。从结构艺术承传关系看 ,它是对明代前期婚恋小说阻滞式结构模式的扬弃 ;从社会生活方面看 ,它与当时社会经济的发展、商业经济的繁荣 ,以及由此而萌生的反传统、尚人欲。

基于FPGA的一种针对小波变换的快速流水线结构设计

提出一种适用于硬件的改进9/7提升小波变换模块的实现方法,以此建立一种针对小波变换的快速流水线结构,以满足系统高速运行的要求并针对图像需要二维变换的要求,提出了一种新的基于行的列变换结构,可以有效减小系统延迟及缓存需求。在FPGA上实现变换功能系统,外部数据输入后先进行边界延拓,然后开始行变换,由于在行列变换模块中有着大量的加法和乘法运算,数据读写操作等,在设计中使用了行列变换并行的处理方式,可以使图像的行变换与列变换同时进行,缓存数据保存在片内RAM中,一级变换的系数采用片外RAM存储以加快系统处理速度。

一种用于浮点DSP的流水线结构DMA设计

本文提出了一种用于32位浮点DSP处理器的改进型DMA结构。采用两级数据流水线结构,外设与内部存储器的数据传输速率比原来提高了一倍。使用Verilog HDL语言对其进行编码和仿真,仿真结果表明工作频率达到250MHz以上,满足设计要求。

6位A/D转换器流水线电路结构的改进设计

文章介绍了流水线电压型结构A/D转换器的一种改进设计。该6位A/D转换器采用6个相同的处理单元级联,每个处理单元(内部倍乘作差单元统一设计)对所输入的模拟信号进行量化,输出一位数字信号,并把经该级处理后剩下的量化噪声信号传入下一处理单元,如此下去,直至最后一个处理单元。电路采用0.6μm双阱、双多晶硅、双金属线的标准CMOS工艺实现,芯片面积为2.05 mm×1.95 mm=3.9975 mm2,共有28个I/O管脚。