基于浅槽隔离的双轴应变硅CMOS制造工艺研究

应变硅材料、结构、器件是探索后硅CMOS时代新型超高速低功耗集成电路最有发展前号的技术之一，本文对基于浅槽隔离的手段的双轴应变硅材料CMOS器件制作工艺进行了分析和探讨。

辐射加固LDMOS器件的总剂量辐射效应

基于标准Bipolar-CMOS-DMOS(BCD)工艺研制的抗辐射电源管理芯片无法满足航天应用要求,抗辐射BCD工艺的发展严重制约了我国在航天领域核心器件的研制。与CMOS器件相比,LDMOS器件具有更高的工作电压和更多的介质结构,更易受到总剂量问题的困扰。本文基于标准0.18μm BCD工艺,开展了18 V NLDMOS器件总剂量辐射效应研究,提出了一种总剂量辐射加固工艺技术。采用离子注入和材料改性技术工艺,提高了浅槽隔离场区边缘的P型硅反型阈值,从而增强了NLDMOS器件的抗辐射能力。通过对比实验表明,当辐照总剂量为100 krad(Si)时,加固的NLDMOS器件的抗辐射性能明显优于非加固的器件。通过总剂量辐射加固工艺技术的研究,可有效提高器件的抗总剂量辐射能力,避免设计加固造成芯片面积增大的问题。

STI场区加固NMOS器件总剂量效应

基于0.18μm CMOS工艺开发了浅槽隔离(STI)场区抗总剂量辐射加固技术,采用离子注入技术使STI/衬底界面处的P型硅反型阈值提高,从而增强NMOS器件的抗辐射能力。实验表明,加固NMOS器件在500 krad(Si)剂量点时,阈值电压无明显漂移,漏电流保持在10-12量级,其抗辐射性能明显优于非加固NMOS器件。通过STI场区加固工艺的研究,可有效提高电路的抗总剂量辐射能力,同时避免设计加固造成芯片面积增大的问题。

新型微电子技术电离辐射总剂量效应面临的挑战

随着器件特征尺寸的不断减小,在器件结构和工艺上采取了新的措施。分析了STI(shallo★trench isolation)隔离导致器件电离辐射总剂量效应的损伤机理;对不同工艺集成电路的抗总剂量TII(Total Ionizing Dose)能力进行了比较分析;对近来比较关注的重离子引起的微剂量效应进行了介绍;最后对可能替代体硅器件的新型器件总剂量效应能力进行了预估。

40nm NMOS器件沟道热载流子效应和电离总剂量效应关联分析

通过理论模拟和辐照试验,对40 nm NMOS器件在电离总剂量(total ionization dose,TID)效应和沟道热载流子(channel hot carrier,CHC)效应综合作用下二者的相关性进行了研究。研究结果表明,CHC效应和TID效应单独作用都会对纳米NMOS器件产生影响,而在综合作用下是否相关依赖于二者的先后试验顺序。器件在先TID效应后CHC效应的综合作用下,损伤程度要大于CHC效应单独作用的结果,2种效应具有相关性;器件在先CHC效应后TID效应的综合作用下,损伤程度小于TID效应和CHC效应单独作用的结果,2种效应没有相关性。

降低STI效应的D触发器标准单元设计

在深亚微米集成电路中,浅槽隔离(STI)效应会影响电路的性能。将NMOS管的源极有源区长度增大后,STI效应的影响会减小,D触发器的功耗延迟积也会随之减小。TCAD器件仿真同时显示,这种减小不是无限度的。这是因为STI隔离存在非理性因素,随着STI宽度减小,器件之间的漏电流也会增大。对减小STI效应的D触发器电路进行了仿真,增加NMOS有源区长度0.1?m时,其功耗延迟积比原来降低了3%。利用建库工具将D触发器的时序和功耗等信息抽取成库文件,可供数字电路综合时调用,将其做成标准单元后,加入到SMIC65nmCMOS库中可以应用于低功耗的半定制数字集成电路设计。

体硅nFinFET总剂量效应三维TCAD仿真研究

本文利用Sentaurus TCAD仿真软件对体硅鳍形场效应晶体管(FinFET)的总剂量效应(TID)进行了详细的数值模拟研究.基于良好校准后的器件模型,仿真结果表明:高沟道阻挡层掺杂浓度,大鳍宽,锥形鳍截面形状的FinFET器件对总剂量效应有良好的抑制作用.进一步的Gamma总剂量辐射仿真展示了辐照过程中浅槽隔离(STI)氧化层中陷阱空穴的形成.最后,利用Sentaurus TCAD软件混合仿真模式对电路级别的总剂量响应进行了模拟分析,结果表明电路的性能和可靠性在总剂量辐照之后均受到了极大的影响.

超薄顶硅层SOI基新颖阳极快速LIGBT

提出一种利用浅槽隔离(STI)技术的超薄顶硅层绝缘体上硅(SOI)基新颖阳极快速横向绝缘栅双极型晶体管(LIGBT),简称STI-SOI-LIGBT。该新结构器件整体构建在顶硅层厚度为1μm、介质层厚度为2μm的SOI材料上,其阳极采用STI和p+埋层结构设计。新器件STI-SOI-LIGBT的制造方法可以采用半导体工艺生产线常用的带有浅槽隔离工艺的功率集成电路加工技术,关键工艺的具体实现步骤也进行了讨论。器件+电路联合仿真实验说明:新器件STISOI-LIGBT完全消除了正向导通过程中的负微分电阻现象,与常规结构LIGBT相比,正向压降略微增加6%,而关断损耗大幅降低86%。此外,对关键参数的仿真结果说明新器件还具有工艺容差大的设计优点。新器件STI-SOI-LIGBT非常适用于SOI基高压功率集成电路。

130nm CMOS工艺中应力对MOS器件饱和电流的影响

在深亚微米CMOS集成电路制造工艺中,应力对MOS器件性能的影响已经不可忽略。应力可以改变半导体载流子的迁移率,因此影响MOS器件的饱和电流。通过对不同版图布局的MOS器件饱和电流进行分析,研究了130 nm CMOS工艺中浅槽隔离(STI)和金属硅化物引起的应力对器件饱和电流的影响。结果表明,器件沟道长度方向的STI应力使PMOS器件饱和电流提高10%左右,同时使NMOS器件饱和电流降低20%~30%;而沟道宽度方向STI应力使NMOS器件饱和电流降低16%~20%,使PMOS器件饱和电流降低14%。相对来说,除了沟道长度方向的金属硅化物拉伸应力对NMOS器件影响较大外,金属硅化物引起的其他应力对MOS器件性能的影响较弱。通过对130 nm CMOS工艺应力的分析,可以指导版图设计,从而改善器件和电路性能。

热应力对深亚微米SRAM漏电流的影响

浅槽隔离(STI)技术广泛应用于深亚微米CMOS集成电路制造,是工艺应力主要的来源之一。CMOS工艺采用牺牲氧化层(SAC OX)、栅氧化层以及退火等多道热工艺过程,由此产生的热应力对集成电路漏电流有重要影响。使用TCAD软件对STI结构应力分布进行了仿真分析,通过分组实验对静态随机存储器(SRAM)芯片静态漏电流进行了测试分析。结果表明,牺牲氧化层工艺引起的热应力是导致SRAM漏电流的主要因素,其工艺温度越高,STI应力减小,芯片的漏电流则越小;而取消牺牲氧化层工艺可以获得更小的应力和漏电流。栅氧化层退火工艺可以有效释放应力并修复应力产生的缺陷,退火温度越高漏电流越小,片内一致性也越好。因此,对热工艺过程进行优化,避免热应力积累,是CMOS集成电路工艺开发过程中要考虑的关键问题之一。

集成电路制造中应力位错的改善方法研究

针对集成电路制造过程中遇到的硅晶体滑移位错以及其引发的低良率问题(表现为器件漏电),提出改变衬底硅的形貌结构(角度)来改善滑移位错的方法。减小衬底硅的倾斜角度可以提高衬底硅材料的应力耐受能力,其机理是通过改变硅衬底的形貌结构,增大衬底硅承受机械应力的有效体积,分散和缓释了上电时电场力和机械应力的综合冲击。相应地,当滑移位错缺陷发生时,缓释的应力也会降低位错的传导速率,从而抑制位错缺陷的传导范围。电性参数表明:在可获得的衬底硅角度的范围内,越小的衬底硅倾斜角度,在高压测试时就具有越高的击穿电压,即具有更好的耐压性能。同时用来表征器件漏电的参数(IDDQ)也表明:越小的衬底硅倾斜角度也对应着较少的漏电和相对收敛的漏电数值分布。这两个电学参数都表明:在研究的范围内,衬底硅的倾斜角度越小,应力诱生的滑移位错就越少,即改变衬底硅的倾斜角度,可以有效地抑制滑移位错缺陷的产生,从而提高芯片的电学性能,提高产品的良率和可靠性。