一种高效测试压缩技术的实例分析

本文首先介绍了向量测试压缩技术的原理,随后针对具体的设计实例,引入Design Compiler^([1])工具设计实现了两种不同的测试压缩方案,最后利用TetraMAX^([2])工具进行了覆盖率分析比较。实例结果表明:超压缩方案相对于自适应压缩方案,可以获得更高的测试覆盖率,且需要的测试向量规模更小。

一种改进的扫描电路测试压缩方法

提出了一种改进扫描电路测试压缩方法。首先,通过基于向量删除的测试压缩去除测试序列中的冗余向量;其次,用消耗时钟较少的有限扫描操作代替全扫描操作,合并测试序列内部测试向量,减少测试时间;最后,采用启发式方法限制候选测试对数量,降低计算复杂度,加速测试压缩过程。基准电路实验结果表明,相同故障覆盖率下,该方法降低测试时间效果十分显著。

一种有限扫描操作测试压缩方法

针对集成电路测试时间长,导致测试费用高的问题,提出了一种基于有限扫描操作的扫描电路静态测试压缩方法.利用有限扫描操作代替全扫描操作,用有限扫描操作合并测试对,通过减少移位操作次数减少测试时间.同时,将启发式方法用于限制候选测试对数量,给候选测试对进行排序,降低计算复杂度,加速压缩过程.基准电路实验结果表明,相同故障覆盖率下,本方法所需平均测试时间仅为典型方法的50%左右.

基于优化编码的LFSR重播种测试压缩方案

大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题.提出了一种先通过编码优化测试集,再使用线性反馈移位寄存器(linear feedback shift register,LFSR)重播种的内建自测试方案.该方案通过自动测试模式生成工具得到被测电路的确定测试集,再压缩为种子集存储在片上ROM中.压缩测试集的过程中,首先以降低测试功耗为目标,用少量确定位编码测试集中的部分测试立方,来增强解码后测试模式相邻位之间的一致性;然后以提高压缩率同时降低LFSR级数为目标,将测试立方编码为确定位含量更少的分段相容码(CBC),最后将以CBC编码的测试立方集压缩为LFSR种子集.实验证明所提出的方案在不影响故障覆盖率的前提下大量降低了测试功耗,并且具有更高的测试数据压缩率.

数字电路测试压缩方法研究(英文)

测试压缩可以在没有故障覆盖率损失的情况下,极大地降低测试时间和测试数据量,弥补了测试设备和芯片制造能力提升之间的差距,受到学术界和工业界的广泛关注.测试数据分为测试激励和测试响应2种,测试压缩也对应分为测试激励压缩和测试响应压缩2个方面.本文针对这2方面分别展开了研究.主要贡献包含:(1)提出了一种Variable-Tail编码.Variable-Tail是一种变长-变长的编码,对于X位密度比较高的测试向量能够取得更高的测试压缩率.实验数据表明,如结合测试向量排序算法,则使用Variable-Tail编码可以取得很接近于编码压缩理论上界的压缩效果(平均差距在1.26 %左右) ,同时还可以减少20 %的测试功耗.(2)提出了一种并行芯核外壳设计方法.研究发现了测试向量中存在着扫描切片重叠和部分重叠现象.当多个扫描切片重叠时,它们仅需要装载一次,这样就可以大大减少测试时间和测试数据量.实验结果表明,使用并行外壳设计,测试时间可以减少到原来的2/3 ,测试功耗可以减少到原来的1/15 .(3)提出了3X测试压缩结构.3X测试压缩结构包含了3个主要技术:X-Config激励压缩、X-Balance测试产生和X-Tolerant响应压缩.X-Config激励压缩提出了一个周期可重构的MUX网络.X-Balance测试产生综合考虑了动态压缩、测试数据压缩和扫描设计等因素,产生测试向量.它使用了回溯消除算法和基于确定位概率密度的扫描链设计算法,减少测试向量体积.X-Tolerant响应压缩提出了一种单输出的基于卷积编码的压缩电路.该压缩电路只需要一个数据,因此总能保证最大的压缩率.同时为了提高对X位的容忍能力,还提出了一个多权重的基本校验矩阵生成算法.

基于对称编码的综合测试压缩方案

应对大规模数字集成电路测试面临的日益严峻的挑战,在测试位重组基础上提出由游程赋值策略和对称编码组成的综合压缩方案。该赋值策略能够动态填充无关位,减少不必要的游程分裂,尽可能最大化游程长度。提出的对称编码受益于测试位重组和游程赋值所增加的长游程和端连续块,不仅提高码字的利用率,还能够用固定的4位短码字标识长达模式位数的端连续块,减少编码位数。给出的实验结果表明了所提综合压缩方案获得了较高的数据压缩率,远高于已发表的各类压缩方案,并且能够大量减少功耗。因而,该综合压缩方案具有较高的实用性,特别对于大规模集成电路测试,其效果更佳。

一种新颖的全方位多扫描设计的测试压缩方法

提出了一种基于展开宽度可调的解压缩技术和X-压缩的多扫描电路的测试压缩方法。采用可变宽度的扫描链解压缩方法,对测试输入进行解压缩,且对于测试响应,结合了X-压缩的优点,测试响应整合器最小化故障被屏蔽的概率,扫描链的结构采取广播扫描模式。在此基础上对其改进,使其可同时处理取值相反的触发器。两种工作模式(串行模式和并行模式)可进一步处理剩余的紧凑的触发器值。提出的测试压缩算法的优点是:可节省测试设备的存储需求,减少测试输入输出引脚数和测试通道数,降低测试应用时间,从而全面提高测试激励数据和测试响应数据的压缩率。实验结果证明了该算法与以往算法相比较的优势。

基于无关位动态赋值的幂次划分测试压缩方案

随着集成电路制造工艺的不断发展,单芯片的集成度越来越高,通过集成各种IP核,系统芯片的功能更加强大,但同时也带来了测试数据量的快速增加.提出了一种幂次划分测试数据压缩方法,它将测试数据按照2的幂次长度划分成4种类型,对分块中无关位进行填充后,再依据一种码表对每个分块进行编码.与传统的编码压缩方法相比,方案进一步提高了压缩率.

用扫描链重构来提高EFDR编码的测试压缩率和降低测试功耗

为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法——Run-Reduced-Reconfiguration(3R).该算法针对扩展频率导向游程(EFDR)编码来重排序扫描链和调整扫描单元极性,重新组织测试数据,减少了游程的数量,从而大大提高了EFDR编码的测试压缩率并降低测试功耗;分析了扫描链调整对布线长度带来的影响后,给出了权衡压缩率和布线长度的解决方案.在ISCAS89基准电路上的实验结果表明,使用3R算法后,测试压缩率提高了52%,测试移位功耗降低了53%.

一种基于FDR的高测试质量测试压缩方法

FDR编码方法有效地降低了测试数据量,但其测试集中的无关位全部填充为0,平均每个测试向量检测的故障数目较少,测试质量较低.为了提高测试质量,并进一步提高测试数据压缩率,本文基于FDR方法提出了一种利用上一个测试向量的响应填充该测试向量中无关位的测试压缩方法.该填充方法提高了测试向量中无关位填充的随机性,从而提高了测试集的测试质量.提出方法的压缩效率与测试向量的顺序有关,基于最近邻居算法对测试集进行排序,降低了测试响应与下一个测试向量之间不相同的位数,对测试响应和测试向量差分处理后再进行FDR编码,从而降低了测试数据量.ISCAS’89电路中几个大电路的实验结果表明,与FDR相比该方法的测试质量平均提高了5.9%,测试数据压缩率平均提高了2.5%,而只需要增加一个异或门的硬件开销.

FPGA测试压缩技术研究

随着FPGA规模不断增大,配置码越来越大,配置时间也越来越长,因此降低测试时间、提高测试效率具有十分重要的意义。主要从位流压缩和向量加载角度出发,研究了基于多帧写FPGA位流压缩、基于ATE的X模式和Multiport方式的测试压缩等多种测试压缩方法。以Xilinx公司Virtex-5系列FPGA-XC5VLX155T为例进行了测试验证。测试结果证明,采用测试压缩方法可使单颗FPGA的测试时间至少节省25.5 s,这些方法可大大降低对测试系统向量空间的需求,缩短FPGA的测试配置时间、提高测试效率,同时对其他类型数字电路的测试也有借鉴作用。

CacheCompress:一种新颖的面向IP核的动态字典测试压缩技术

提出一种称为CacheCompress的新颖的测试压缩技术。与以往基于静态字典压缩技术的最大不同在于,该技术中的字典是动态的,在整个测试过程中,伴随着写字典和读字典的操作,字典只需保留最常用的测试数据,从而大大减少了字典的容量需求,并消除了静态字典的初始化步骤。实验表明,CacheCompress将字典容量需求缩小为原来的千分之一,并提高了30%的测试压缩率。

基于EDT的扫描测试压缩电路优化方法

为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9~6.4倍,测试时间减少了3.8~6.2倍,跳变延时故障的测试数据容量减少了4.1~5.4倍,测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。

一种相邻游程增量编码的测试数据压缩方案

随着集成电路制造工艺的高速发展,其构造越来越复杂,测试成本也越来越高,而压缩测试数据是降低测试成本的有效方法之一。本文在双游程交替编码基础上,提出了一种相邻游程增量编码的测试数据压缩方案。先通过编码表获得当前游程编码长度N,然后得到当前游程减去前一游程的差值M,当M不为负数且比N-1小时,使用M+1个0表示当前游程。在压缩过程中,通过实时对比两种编码的长度,并选择长度小的编码以进一步压缩数据,实验证明本方案有着良好的压缩效果。

一种基于元胞自动机的综合测试数据压缩方案

为降低IC测试成本,压缩测试数据量是一种非常有效的解决途径。首先依据元胞自动机产生的随机向量数组,通过穷举法寻找测试集处理的最佳变换规则,把原始测试集拆分为主分量集和残存集两部分,其中主分量集可由元胞自动机生成,随后对残存集采用VariableTail编码进行压缩。实验结果表明,所提方案与传统编码压缩方法及其优化方案相比,具有更高的平均压缩率,且对无关位较少、复杂度较高电路的压缩效果更加明显。

基于重复子向量的测试数据压缩算法

随着微电子技术的快速发展,系统芯片SoC的集成度越来越高,所需的测试数据量成几何级数增长。针对这一问题,本文提出了一种有效的测试数据压缩算法——基于重复子向量的测试数据压缩算法。该算法适用于多扫描链设计的IP芯核,应用过程中不需要芯核内部结构信息。该方法针对测试集中大量存在的重复子向量进行压缩,能够有效提高压缩效率。理论分析和实验数据表明,基于重复子向量的测试数据压缩算法相对于同类压缩方法能够大幅度提高压缩效率、降低测试成本。

基于变游程编码的测试数据压缩算法

基于IP核的设计思想推动了SOC设计技术的发展,却使SOC的测试数据成几何级数增长.针对这一问题,本文提出了一种有效的测试数据压缩算法———变游程(Variable-Run-Length)编码算法来减少测试数据量、降低测试成本.该算法编码时同时考虑游程0和游程1两种游程,大大减小了测试数据中长度较短游程的数量,提高了编码效率.理论分析和实验数据表明,变游程编码能取得较同类编码算法更高的压缩效率,能够显著减少测试时间、降低测试功耗和测试成本.

动态向量调整的多扫描链测试数据压缩

由于多扫描链测试方案能够提高测试进度,更适合大规模集成电路的测试,因此提出了一种应用于多扫描链的测试数据压缩方案.该方案引入循环移位处理模式,动态调整向量,能够保留向量中无关位,增加向量的外延,从而提高向量间的相容性和反向相容性;同时,该方案还能够采用一种有效的参考向量更替技术,进一步提高向量间的相关性,减少编码位数.另外,该方案能够利用已有的移位寄存器,减少不必要的硬件开销.实验结果表明所提方案在保持多扫描链测试优势的前提下能够进一步提高测试数据压缩率,满足确定性测试和混合内建自测试.

测试向量最大压缩技术

描述了基于可满足性的测试向量压缩的整数线性规划 (ILP)模型 ,求解整数线性规划采用 0 - 1加法算法。由ISCAS85标准电路实验结果的比较说明 ,这种压缩测试向量的方法非常有效。

基于编码前缀映射的测试数据压缩方法

以排列不等式定理为基础,针对集成电路的测试数据压缩,提出一种测试数据编码前缀的映射方法,通过对编码前缀进行映射后,使测试编码前缀的总长度得到降低,从而测试数据得到进一步压缩.该方法的硬件开销很小,解压方法简单.实验结果表明,该方法有效地提高了集成电路测试数据的压缩率.