基于小生境遗传算法的SoC测试存取机制优化

提出了基于小生境遗传算法的系统级芯片(SoC)测试存取机制(TAM)的优化方法.结合TAM宽度约束进行SoC中功能内核(IP)的测试壳的优化,解决测试存取机制的测试总线划分及测试总线细分等的优化问题,取得了较好的结果,并有效地减少SoC的测试时间.采用分支-联合(Fork-Joint)的方法可得到更为优化的TAM方法,对于ITC 2002基准SoC d695,比未采用分支-联合方法的TAM划分方法的测试性能最大可以提高30%,和其它方法的优化结果相比,该方法的平均效果优于其它方法1到9个百分点.

SOC测试时间与测试功耗协同优化

本文针对具有柔性结构的SoC总线测试系统,将面向TAM总线的测试时间与测试功耗优化问题转化为SoC测试矩形排样问题,并针对SoC测试的具体情况,提出了"时间区间-空闲带宽"排样算法和双矩形排样算法。同时,利用单亲遗传算法将SoC测试矩形排样问题转化为排列问题,并用"时间区间-空闲带宽"排样算法和双矩形排样算法将排列转化为相应的排样图,之后将单亲遗传算法应用到SoC测试矩形排样问题中,解决了测试时间与测试功耗协同优化问题。

系统芯片的可测性设计

系统芯片SoC可以实现一个系统的功能,为了保证系统芯片的功能正确性与可靠性,在它的设计与制造的多个阶段必需进行测试。由于系统芯片的集成度高,结构和连接关系复杂,使得对它进行测试的难度越来越大,因此需要采用专门的测试结构。本文对系统芯片的可测性设计以及测试结构的设计方法等进行了介绍和综述。

深入系统芯片的量产验证

随着集成电路技术日新月异的发展,使得单块芯片的集成度越来越高,将复杂系统集成于一个独立的系统芯片(System-On-a-Chip,SOC)成为经济可行的方案。系统芯片较以前的电路板系统在重量、体积、性能和价格等方面都具有优势。然而由于测试生成时间约与电路规模成三次方正比,系统芯片设计者若在设计前忽略测试问题,待产品大量生产时甚至会出现测试代价超过制造代价的窘迫情形。因此,测试问题将是SOC发展的一大挑战。本文将探讨SOC测试问题与目前的一些解决方案。请注意本文所指的测试(Testing)是检测产品大量生产时是否有缺陷(defects),而非验证(verification)芯片设计是否正确。