基于扫描链平衡的3D SoC测试优化方法

三维芯片由于其高性能和低功耗越来越受到人们的欢迎。SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上,从而实现整个系统功能复杂的集成电路。以细粒度划分的3D SoC实现了真正意义上的3D芯核。它降低了单个芯核内的局部和全局互连线的长度,在功耗和性能方面会有很大的改进。但是随着划分层数的不同,测试开销也会发生变化。本文通过扫描链平衡提出考虑测试时间和测试存储的测试开销函数,以便找到最优的划分层数。在ITC’02基准SoC集上的实验结果表明,通过扫描链平衡技术后得到的测试开销比普通测试开销最高降低了19.9%。

一种将测试集嵌入到Test-per-Clock位流中的方法

集成电路测试方案的关键在于测试向量产生器的设计.传统的测试方法在测试向量生成、测试应用的过程中,没有充分利用测试数据位流来构建测试向量,从而造成了测试时间和存储开销的增加.为了减少测试成本,提出了一种基于test-per-clock模式的内建自测试方法.通过对线性移位测试结构的分析,提出了一种递进式的反复测试生成方法:顺序求解输入位流,逆向精简,多次求解以获得更优值,最终将测试集以较小的代价嵌入到test-per-clock位流中.在测试应用时,只需存储求解后的最小输入流,通过控制线性移位的首位从而生成所需的测试集.实验结果表明,在达到故障覆盖率要求的前提下,能显著地减少测试应用时间和存储面积开销.

基于电路结构的测试移位功耗优化方法

研究了扫描结构和测试功耗优化技术,考虑到现有的修改扫描单元结构降低测试移位功耗的方法存在冗余开销的问题,提出一种新的基于电路结构的测试移位功耗优化方法。该方法充分利用芯片内部的电路结构,通过分析扫描单元的扇出结构及其控制值,并根据分析结果和权重分配规则动态规划扫描单元的优化顺序,减少处理扫描单元的数量,避免产生冗余的测试开销。同时保证组合逻辑在移位过程中保持不翻转或者尽量不翻转,从而达到降低测试移位功耗的目的。在ITC’99基准电路上的实验结果表明,采用上述优化方法后组合逻辑的移位功耗降低了8.18%到96.98%,时序逻辑的移位功耗降低了41.92%到71.74%,与现有修改扫描单元的方法相比,面积开销节省了6.71%到20.95%。

一种新颖IP核复用SOC的DFT结构——BS-TW

提出了一种基于IP复用SOC的新颖DFT结构———BS-TW(BoundaryScanTestWrapper),此结构把边界扫描单元作为IP的测试围绕单元,实现了测试并行化,并对测试进入机制TAM进行了优化设计。经验证,用BS-TW结构实现的DFT能同时实现IP复用SOC的低测试开销和高故障覆盖率的目标。