基于流水线计算的3D NoC测试规划研究

为了提高三维片上网络(3D NoC)资源内核的测试效率,提出一种在功耗约束条件下多播流水线并行测试同构核与单播测试异构核相结合的方法对IP核进行测试。为了减少测试数据因资源冲突而进行等待的时间,设计一种改进XYZ路由算法,并采用改进人工蜂群(ABC)算法求解最佳测试规划方案。以国际标准电路测试集ITC'02作为实验对象,结果表明,测试时间最大优化率达到15.45%,与其他测试规划方法相比该文方法能有效地提高并行测试效率。

基于正弦余弦算法的NoC测试规划研究

如何实现多约束条件下测试时间优化是目前片上网络(NoC)测试中亟待解决的问题。提出一种基于正弦余弦算法(SCA)的NoC测试规划优化方法。采用专用TAM的并行测试方法,在满足功耗、引脚约束的条件下,建立测试规划模型,对NoC进行测试。通过群体围绕最优解进行正弦、余弦的波动,以及多个随机算子和自适应变量进行寻优,达到最小化测试时间的目的。在ITC’02 test benchmarks测试集上进行对比实验,结果表明相比粒子群优化(PSO)算法,提出的算法能够获得更短的测试时间。

三维堆叠SoC测试规划研究

采用硬晶片的三维堆叠SoC测试规划是一个NP hard问题,针对该问题提出了一种采用GWO(grey wolf optimization)的三维堆叠SoC测试规划方法,使得在最大测试引脚数和最大可使用TSV(through silicon vias)数的约束条件下,从而达到三维堆叠SoC测试时间最小化目的。本算法基于群体智能,通过实施攻击等操作,更新Alpha、Beta和Delta进行寻优,从而实现三维堆叠SoC测试规划。本研究以ITC'02 Test benchmarks中的典型SoC为实验堆叠对象,实验结果表明本算法相比PSO(particle swarm optimization),能够获得更短的测试时间。

基于粒子群算法的多约束3D NoC协同测试规划

为了提高三维片上网络(3D NoC)资源内核的测试效率,对多约束下的3D NoC进行测试规划。在硅通孔(TSV)数量、功耗以及带宽约束下,分别将TSV位置、IP核测试数据分配作为两个寻优变量,利用离散粒子群算法协同进化,以减少测试时间并提高TSV利用率。在算法中引入全局次优极值对粒子进行指导,提高全局搜索能力;并通过自适应参数调整策略增加种群多样性,从而改善粒子搜索的停滞现象。以国际标准测试集ITC'02中的电路作为仿真对象,仿真结果表明,算法能够有效地完成在多约束下对TSV位置的寻优并合理分配通信资源,缩短了测试时间,提高了TSV利用率。

基于IBA优化变权时间Petri网的3D NoC测试规划

为了提高三维片上网络(three dimensional network-on-chip,3D NoC)测试效率,结合3D NoC测试的特点建立了一种变权时间Petri网的测试模型,设置算法权值与变迁时延相关联,对Petri网变迁进行动态变权处理。在此基础上,将变迁激发序列作为IP核并行测试任务规划方案,采用简化蝙蝠位置更新方程的改进蝙蝠算法对其进行优化求解。将蝙蝠的位置更新规则融入到Petri网进化规则中,简化了推理过程,避免算法陷入早熟,提高了收敛速度。采用ITC’02测试基准作为实验对象,仿真结果表明,与其他算法相比,模型可以有效的描述3D NoC测试规划问题,最大时间优化率达到13.9%,提高了测试效率。

基于调和距离量子多目标进化算法的NoC测试规划优化

如何实现测试时间和测试功耗协同优化是目前片上网络(Network-on-Chip,NoC)测试中亟待解决的问题.提出一种基于调和距离量子多目标进化算法(Harmonic distance quantum-inspired multiobjective evolutionary algorithm,HQMEA)的NoC测试规划优化方法.采用重用NoC作为测试存取机制(Test access mechanism,TAM)的并行测试方法,对NoC中的内核进行测试,节省测试资源,提高测试效率.提出的算法在量子多目标进化算法(Quantum-inspired multiobjective evolutionary algorithm,QMEA)的基础上,采用多进制概率角编码替代二进制概率幅编码,更好的适应NoC测试规划问题;采用调和距离替代拥挤距离(Crowding distance)能更好的衡量拥挤程度;采用混沌策略动态更新旋转角,能很好地兼顾了算法的探索和发掘能力.在ITC’02test benchmarks测试集上进行对比实验,结果表明相比量子多目标进化算法,提出的算法不仅提升了算法的收敛性,而且保证了Pareto解集良好的分布性.

复用NoC测试SoC内嵌IP芯核的测试规划研究

测试规划是SoC芯片测试中需要解决的一个重要问题。一种复用片上网络测试内嵌IP芯核的测试规划方法被用于限制测试模式下SoC芯片功耗不超出最大芯片功耗范围,消除测试资源共享所引起的冲突,达到减小测试时间的目的。提出了支持测试规划的无拥塞路由算法和测试扫描链优化配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络测试平台,用于片上网络性能参数、路由算法以及基于片上网络的SoC芯片测试方法的分析评估。

基于ICEA的3D NoC测试规划研究

采用带分复用的测试方法,结合自然进化策略的云进化算法(CEA)优化3D NoC测试规划,依据带分复用的特点建立3D NoC测试时间优化模型,在功耗和带宽双重约束下,采用改进的云进化算法(ICEA)对该模型进行求解,完成3D NoC测试.以ITC’02基准电路为实验对象,实验结果表明该算法能迅速收敛到适应值最佳的测试规划,实现3D NoC资源内核的最大化并行测试,提高测试效率,缩短测试时间.

基于改进量子进化算法的NoC测试规划研究

首先利用量子旋转门动态调整策略和并行跳跃基因对量子进化算法进行改进.在功耗约束条件下,采用重用NoC测试访问机制和XY路由算法,利用改进量子进化算法将测试数据分配到不同的TAM上寻找最优测试方案.最后以ITC′02基准电路作为实验对象对算法进行仿真验证.实验结果表明,经过改进后的量子进化算法对NoC测试规划优化明显,能快速收敛得到最优解,大大降低了系统的测试时间.

基于带分复用和多时钟的3D NoC测试规划路由设计

为高效解决基于带分复用和多时钟策略下的3D NoC测试规划问题,本文对3D NoC测试规划中的路由进行设计.结合NoC结构特点,设计数据传输格式,采用多播技术的XYZ路由策略,设计了基于该策略的资源冲突等待机制.以国际标准测试集ITC’02中的电路作为仿真对象,在功耗和带宽限制下,采用基于改进粒子群算法的带分复用和多时钟策略的3DNoC测试规划对设计的路由进行验证,证明了路由的正确性和有效性.

中国移动评审携号转网技术方案 现网测试规划仍未明确

此次会议内容包括对号码携带实验总体技术要求、建设方案以及相关规范的评审决议,以及对现阶段实验成果的总结验收。

考虑热点及热量分布系统级芯片的测试规划

在SoC的测试规划时,考虑为避免在测试过程中出现热点以及测试过程中使热量均匀分布,基于建立的问题模型得到一系列的并行测试集合,再通过Bin-Packing算法构造测试规划,并进行全局的优化.对ITC’02测试用例的实验结果表明,该方法在牺牲一定的测试时间的情况下,有效地控制了在测试时芯片温度的升高,从而避免出现由热量引起的一系列问题.

基于云进化算法的NoC测试规划

针对NoC测试时,如何在功耗限制下利用有限的片上资源最大化并行测试,以优化NoC测试时间的问题,文中提出一种利用云进化算法进行测试规划的方法,可以有效提高测试效率。该方法复用NoC的片上资源作为TAM,采用非抢占式测试和XY路由方式,通过云进化算法优化待测IP核在各条TAM上的分配方式寻找最佳方案。在ITC'02标准电路上的实验结果表明,该方法有效降低了测试时间,提高了测试效率。

高海拔环境应急救援装备性能测试规划研究

高海拔地区环境的特殊性直接影响应急救援装备使用的可靠性和稳定性,间接影响应急救援行动的效率。在极端环境下开展装备的性能测试是一项重要任务,提前规划高海拔环境应急救援装备测试,可以高效的、有目的性的完成此项工作。

软件系统性能测试规划

文章强调了成功的软件系统性能测试要从测试规划抓起,还对性能测试规划的内容进行探讨。

中国电器院牵头研讨民航业标准《锂电池航空运输测试规划》

近日，南中国电器科学研究院有限公司承办的民航业标准《锂电池航空运输测试规划》研讨会在广州隆重召开。会议重点围绕依据联合国UN38，3最新标准制定的我国铎电池航空运输测试方法及锂电池货物航空运输条件鉴定要素等内容进行了深入的探讨。

基于作业任务的智能船舶性能测试场景规划

随着智能船舶技术的发展,传统船舶的性能测试评估方法已无法充分满足智能船舶的多元化应用需求。在传统船舶性能测试的基础上,智能船舶的测试更应结合用户使用需求,充分考虑如海洋科学调查、海洋考古搜寻等实际作业任务对智能船舶的测试要求。围绕智能航行、智能探测等智能船舶的核心应用功能,对海洋科考和考古搜寻的典型作业任务进行分析研究,提出一种基于作业任务的智能船舶性能测试场景规划,为构建服务于作业任务的智能船舶性能评估方法提供参考。

减少SOC测试时间的测试结构配置与规划

以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenchmark为实验对象,示例了芯核分簇的规划结果。该方法可用于SOC并行测试流程控制及SOC的可测性设计。

基于混合遗传蚁群算法的数字微流控芯片测试路径规划

数字微流控芯片在生化检测领域的应用越来越广泛,为保障芯片的可靠性必须对其进行全面且高效的故障测试。随着芯片规模的扩大,故障测试问题也越来越复杂。针对数字微流控芯片的灾难性故障测试,为提高故障测试方法的时间效率,本文提出了一种基于混合遗传蚁群算法的测试路径规划方案。首先,该方案优化了芯片故障测试模型的转化过程;其次,先利用遗传算法的全局特性生成全局较优测试路径,并根据较优测试路径形成蚁群算法的初始信息素分布;最后,再利用蚁群算法搜索最优测试路径。该方案适用于离线测试和在线测试,能够兼容规则和非规则芯片。实验仿真结果表明,该方案提高了测试模型转化的效率,在获得较优测试路径的同时改善了测试算法的收敛特性,提高了测试方法的时间效率。

基于SoC芯片测试结构的研究

由于芯片规模的快速增长,给测试技术带来了新的挑战。结合系统芯片SoC测试结构的描述,对其核心部分测试外壳Wrapper和测试访问机制TAM做了论述,介绍了几类典型的测试访问机制TAM,分析其特点。同时对SoC的测试规划问题进行了讨论,指出了目前SoC测试面临的问题。