功耗约束下的3D多核芯片芯核级测试调度算法

三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销。将传统的二维芯片的绑定前和绑定后测试调度方法运用于三维堆叠集成电路的测试调度会导致测试应用时间的延长。我们分别针对未堆叠的集成电路和N(N≥2)层芯片堆叠的3D-SICs,提出了一种功耗约束下的测试调度优化算法。在ITC’02基准电路的实验结果表明,算法在功耗约束下,测试应用时间和测试数据寄存器个数分别减少多达33.8%和28.6%,证明算法能有效地权衡测试应用时间和硬件开销。

热感知的SoC蚁群优化测试调度方法

由于在压缩测试时间和降低测试温度方面的作用,SoC测试调度技术引起了研究者的广泛关注。研究发现,芯片的功耗剖面与热剖面并不一致,而过多的热量才是导致芯片失效的直接原因,因此通过峰值功耗或平均功耗的约束来进行测试优化调度并不一定可以避免芯片过热。以峰值温度为约束,提出一种基于蚁群算法的SoC测试调度方法,用于避免芯片局部过热的现象。基准电路上的实验结果表明,该方法可在保证芯片热安全的条件下明显优化测试时间。

基于量子粒子群算法的SOC测试调度优化研究

在基于IP核复用技术的SOC(system-on-ch ip,SOC)芯片中,测试资源的稀缺性限制了IP核并行测试的能力,导致了SOC测试耗时过长的局面。同时SOC测试时必须满足一定的功耗约束,否则会造成测试芯片的损坏。针对SOC测试时间与测试功耗协同优化这一难题,本文采用群智能优化算法-量子粒子群(quantum-behaved partic le swarm optim ization,QPSO)算法来实现这一目标。结合QPSO算法和测试调度问题,设计算法的适应度计算法则并建立测试时间与测试功耗的协同优化数学模型。通过实验确定算法中参数的最佳取值。最后利用算法搜索最优解确定IP核在TAM(test access m echan ism)上的分配,实现SOC功耗与时间的协同优化。经过国际标准SOC电路验证表明在解决功耗约束下的SOC测试调度优化问题上量子粒子群算法与已有算法相比,不仅能够更好的达到缩短SOC测试时间的目的,而且算法收敛速度快,需要调整的参数少,实现简单。

一种灵活TAM总线分配的SoC测试调度方法

测试调度问题已成为SoC发展的瓶颈,这一NP完全问题经常被抽象成二维装箱问题。传统方法的出发点是将一个IP核分配一组固定的连续的测试总线,并求得此时的测试时间,将其分别映射成一个待装箱的小矩形的宽和长。对这一问题进行扩展,提出一种灵活TAM总线分配的方法,解决SoC测试调度问题。该方法的主要思想是将一个IP核灵活的分配多组测试总线,把代表该IP核信息的一个矩形从宽度上分割为多个矩形。同时,利用B*-Tree结构描述"箱体布局",采用一种新的组合优化算法——交叉熵方法,对其进行求解。最后将其应用在ITC’02标准测试集上,实验表明,基于灵活TAM总线分配方法的SoC测试调度比现有的测试调度方法能更有效地降低SoC的测试时间。

基于双核扫描链平衡的SoC测试调度

由于芯核的测试时间与芯核内最长扫描链的长度成正比,通过将SoC中的芯核进行成对匹配,使双芯核内最长的扫描链比两个单芯核内最长的扫描链短,从而缩短测试时间.利用粒子群优化算法和分合策略,高效地匹配芯核、设置芯核的测试顺序并分配测试总线,以获得优化的测试计划.在ITC’02基准SoC集上的实验结果表明,相对于其他基于单核扫描链平衡的测试调度技术而言,文中的测试调度技术能获得具有最短测试时间的测试计划.

Wrapper扫描链均衡与系统芯片测试调度的联合优化算法

提出用于均衡Wrapper扫描链的交换优化算法以及用于测试调度的局部最优算法,这两种算法依据测试总线空闲率(IBPTB)指标,可从IP层和系统顶层对系统芯片(SOC)测试时间实现联合优化,进而使SOC的测试时间大大降低.为了验证两种算法及其联合优化性能的有效性和可靠性,对基于ITC’02国际SOC基准电路进行了相关的验证试验.针对p93791基准电路中core6 IP核,交换优化算法能得到比经典BFD(best fit decreasing)算法更均衡的Wrapper扫描链,在最佳情况下最长Wrapper扫描链长度减少2.6%;针对d695基准电路,局部最优算法根据IP核的IBPTB指标,可使相应SOC的测试时间在最优时比经典整数线性规划(ILP)算法减少12.7%.

一种时间优化的NoC低功耗测试调度方法

基于NoC重用的测试方法由于受到channel等资源的限制,测试调度问题变的非常复杂.为此提出了一种测试调度方法,综合考虑时间和功耗因素,在所有核并行测试时间最短的前提下,选取总体测试代价最小的I/O端口位置和IP核调度顺序.实验结果表明,本方案有效地降低了NoC的总体测试时间和功耗,提高了并行测试效率.

一种基于遗传算法的SoC测试调度方法

文章提出了一种基于遗传算法的SoC测试调度方法,通过该方法可以有效地优化测试总线的划分,合理地调度各个芯核以实现并发测试,能够有效的缩短芯核地测试时间。该算法把测试调度问题的可行解集用种群表示,从初始种群开始,按照适者生存、优胜劣汰的原理,逐代演化产生出越来越好的近似解。文章详细分析了该算法过程,对2002年国际测试会议(ITC′02)所提供的SOC国际基准电路进行测试调度实验,实验结果表明,此算法比传统的整线性规划(ILP)算法的结果要优化。

“多塔”3D-SIC的量子粒子群测试调度方法

针对"多塔"结构的3D堆叠集成电路(3D-SIC)测试耗时很长的问题,提出一种基于量子粒子群优化的测试调度方法,以缩短测试时间.首先,构造初始粒子群用以表示初始可行解,产生具有量子行为的新粒子,并更新粒子群;然后进行粒子群的迭代进化以获取全局最优解.最小化"终堆"测试时间和集成过程总测试的调度结果均表明,该方法可显著地缩短测试时间;当复杂晶片集成在3D-SIC底层时,"终堆"测试时间较短,而集成过程的总测试时间较长.

基于功耗约束的SOC测试调度研究

通过研究SOC测试中满足功耗约束条件的测试规划问题,比较并总结了当前普遍使用的几种功耗约束的SOC测试调度算法。经过对功耗约束条件下SOC测试的现状和存在的基本问题,以及SOC测试期间由于测试功耗剧增而导致的安全可靠性问题进行了分析,提出了一种基于量子算法满足功耗约束的SOC测试调度算法,与同类算法相比,该算法提高了SOC测试的可靠性与实用性,优化结果较好。

三维芯片多层与多核并行测试调度优化方法

针对测试环节在三维(3D)芯片制造过程中成本过高的问题,提出一种基于时分复用(TDM)的协同优化各层之间、层与核之间测试资源的调度方法。首先,在3D芯片各层配置移位寄存器,通过移位寄存器组对输入数据的控制,实现对各层之间以及同一层的各个芯核之间的测试频率的合理划分,使位于不同位置的芯核能够被并行测试;其次,使用贪心算法优化寄存器的分配,减少芯核并行测试的空闲周期;最后,采用离散二进制粒子群优化(DBPSO)算法求出最优3D堆叠的布图,以便充分利用硅通孔(TSV)的传输潜力,提高并行测试效率,减少测试时间。实验结果表明,在功耗约束下,优化后整个测试访问机制(TAM)利用率平均上升16.28%,而3D堆叠的测试时间平均下降13.98%。所提方法减少了测试时间,降低了测试成本。

序列对递增生成的SOC测试调度算法

提出了一种确定性的片上系统(SOC)测试调度算法.在对测试环采取最优分配和平衡优化的基础上,构造了包含4种序列对递增生成方法的循环迭代过程.该过程同时考虑测试访问机制的宽度、空隙面积、IP核测试面积等因素,可在较短的迭代步数得到有效的测试调度方案.对ITC’02基准电路进行了实验.结果表明,在得到近似解的前提下,该算法较传统的禁忌搜索和蚁群算法具有更快的运行速度.

基于Petri网与IFA的3D NoC测试调度优化研究

针对三维片上网络(3D NoC)测试调度困难、并行测试效率低的问题,提出了一种层次着色赋时Petri网(HCTPN)与改进萤火虫算法(IFA)相结合的方法.该方法通过HCTPN模型分层描述系统调度过程和局部测试细节,并将测试调度方案与变迁发生序列相关联.为了优化模型中的路由计算变迁,针对3D Torus拓扑结构设计了一种改进路由算法.在此基础上,使变迁发生序列映射为萤火虫个体,同时采用融合了反向学习机制与差分进化算法的IFA来寻找最优序列.实验结果表明,HCTPN模型能清晰刻画测试的调度过程、资源约束、优先级等特性;改进路由算法能有效减少测试调度过程中的路由时间;IFA能高效求得测试调度最优解,测试时间较其他方法最大程度上降低了18.9%,有效提升了测试效率.

一种峰值功耗约束下的SoC蚁群测试调度算法

基于扫描链技术的SoC芯片测试可产生比正常使用模式下更大的功耗,这将会对器件可靠性产生不利影响,故在测试时需要将芯片测试功耗控制在允许峰值功耗之下.文中采用蚁群优化思路设计SoC测试调度算法,用于在峰值功耗和TAM总线最大宽度约束下降低SoC测试时间.实验结果表明,本方法优于先前已发表的相关方法.

功耗约束下的3D-SICs测试调度优化算法

提出了一种功耗约束下的三维堆叠集成电路(3D-SICs)测试调度优化算法。该算法在功耗约束下,协同优化了测试应用时间、TAM总线带宽和测试硬件开销。通过采用ITC’02标准电路中的d695和p93791做应用验证,结果表明该算法将测试应用时间分别减少为91.25%和93.11%,证明算法能有效地减少测试应用时间,降低测试成本。

并行测试的测试调度及其控制

本文首先从理论上比较严格的证明了测试调度问题是多项式可解的。提出了一种O(n^2)的最优测试调度策略。最后,阐述了一种测试调度的控制策略,使得多路转换器控制输入最少。

一种改进的基于遗传算法的测试调度方法

提出了一种改进的基于遗传算法的So C测试调度方法,通过该方法可以有效地优化测试总线的划分,合理调度各个IP核以实现并发测试,能够有效地缩短芯核测试时间。该算法把测试调度问题的可行解集用种群表示,逐代演化产生出越来越好的近似解。详细分析了该算法过程,对2002年国际测试会议(ITC’02)所提供的So C国际基准电路进行测试调度实验,实验结果表明,此算法比传统的整数线性规划(ILP)和遗传算法的结果要好。

深亚微米工艺下SoC多点温度低功耗测试调度方法

在深亚微米技术实现的片上系统中,为了解决由于制程变异引起的温度不确定性,提出了一种多点温度测量的SoC低功耗测试调度方法。该方法采取在芯片中内建多个温度传感器,通过内建的温度传感器来感应温度,在SoC的核心部位进行多点采集,取温度的最高值反馈到控制系统,进行温度的调节控制。在测试过程中,在温度、功耗和总线带宽都满足条件的情况下进行调度,避免出现由制程变异引起的芯片局部过热的现象。在ITC’02基准电路上的实验结果表明,与文献[2]比较,该方法在保证芯片热安全的同时,使CPU使用时间平均多减少10.33%,使测试应用时间平均多减少11.14%。

一种基于进化规划的系统芯片测试调度方法

测试调度是系统芯片测试的一个重要方面,它用于确定把芯片上芯核的测试集分配给测试存取机制的方法,以使得总的测试时间最少。文章提出一种基于进化规划原理的测试调度方法,把测试调度问题的可行解用个体表示,由多个个体构成种群,通过种群的进化而得到较优的测试调度方案。

超深亚微米工艺下基于热量分区的SoC热感知测试调度方法

在超深亚微米时代,功耗不但直接影响芯片的封装测试成本,而且过高的功耗将导致芯片热量的增加,影响着芯片的可靠性,为了保证芯片测试的热安全,基于热感知的测试调度方法越来越受到重视。综合考虑超深亚微米工艺下,漏电功耗、空闲芯核唤醒功耗、分区开销和热量等约束条件对So C芯片测试的影响,利用叠加原理迅速而准确地计算功耗和热量分布,提出了一种基于热量分区的热感知测试调度方法,避免出现芯片局部过热的现象。在ITC’02基准电路上的实验结果表明,该方法在保证芯片热安全的同时,能有效地减少测试时间。