一种基于CS32F0XX芯片的ADC测试结构的优化方法及其FPGA实现

随着超深亚微米工艺的发展和So C基于IP核的设计,使芯片逻辑功能越来越复杂,需要更多的引脚和测试资源。为了满足不同客户的需求,要求芯片的引脚数有灵活性,这直接导致了对芯片测试资源使用有所限制。使用较少的硬件资源,完成复杂的逻辑功能测试,是芯片测试逻辑设计的核心技术之一。主要介绍对ADC所需的测试资源的优化,首先介绍了传统ADC测试结构及其局限性,然后介绍了ADC优化后的测试结构,使之能够在较少芯片引脚资源的条件下保证测试灵活性。在此基础之上,搭建了ADC数模仿真环境,并使用NC-SIM软件对ADC基本功能进行了仿真测试。

SOC可测试性设计与测试技术

超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩／解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作.最后,展望了SOC测试未来的发展方向.

一种基于智能蚁群算法的SOC芯核测试调度方法

随着现代半导体技术的发展，将整个系统集成在一个芯片上成为可能．但系统集成芯片SOC的测试也成为一项越来越艰巨的工作。文章采用一种改进的智能蚁群算法来解决SOC中芯核测试调度问题，在带宽一定的条件下，利用智能蚊群算法的特性，考虑各种资源约束，动态地寻找最优调度方法，并且在调度过程中，动态的更新信息．与模拟退火算法相比较，该方法降低了测试时间，得到较好的效果．