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用VHDL实现的23位快速浮点数加减法器
被引量:
1
1
作者
龙银东
敬岚
+1 位作者
方正
乔卫民
《微计算机信息》
2009年第2期290-291,共2页
随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了...
随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了以VHDL语言为基础,采用并行算法且计算速度达到33MHz的,对23位标准浮点数实现的高速浮点加减法运算器,并以Cyclone II芯片EP2C20F484为硬件环境,最终进行时序模拟仿真,从而验证该浮点加减法器的正确性和快速特性。
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关键词
大规模集成电路
浮点加减法器
规格化
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职称材料
题名
用VHDL实现的23位快速浮点数加减法器
被引量:
1
1
作者
龙银东
敬岚
方正
乔卫民
机构
中国科学院近代物理研究所
中国科学院研究生院
出处
《微计算机信息》
2009年第2期290-291,共2页
文摘
随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了以VHDL语言为基础,采用并行算法且计算速度达到33MHz的,对23位标准浮点数实现的高速浮点加减法运算器,并以Cyclone II芯片EP2C20F484为硬件环境,最终进行时序模拟仿真,从而验证该浮点加减法器的正确性和快速特性。
关键词
大规模集成电路
浮点加减法器
规格化
Keywords
LSI
the floating point numbers
adder-subtracter
specification
分类号
TP332.21 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
用VHDL实现的23位快速浮点数加减法器
龙银东
敬岚
方正
乔卫民
《微计算机信息》
2009
1
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