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快速浮点加法器的FPGA实现
被引量:
7
1
作者
郭天天
张志勇
卢焕章
《计算机工程》
EI
CAS
CSCD
北大核心
2005年第16期202-204,共3页
讨论了3种常用的浮点加法算法,并在VirtexII系列FPGA上实现了LOP算法。实验结果表明在FPGA上可以实现快速浮点加法器,最高速度可达152MHz,资源占用也在合理的范围内。
关键词
浮点加法
器
移位器
前导1预测
FPGA
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职称材料
浮点加法器电路设计算法的研究
被引量:
8
2
作者
夏宏
吴克河
李占才
《计算机工程与应用》
CSCD
北大核心
2001年第13期10-12,共3页
介绍了浮点加法器电路设计的基本算法,阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Two-Path算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导1的预判的基本原理。最后提出...
介绍了浮点加法器电路设计的基本算法,阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Two-Path算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导1的预判的基本原理。最后提出了一种进一步改进Two—Path算法的方案。
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关键词
浮点加法
器
Two-Path算法
前导1
电路设计
计算机
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职称材料
浮点加法运算器前导1预判电路的实现
被引量:
4
3
作者
李笑盈
孙富明
夏宏
《计算机工程与应用》
CSCD
北大核心
2002年第21期142-143,146,共3页
提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行...
提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行执行,而不是对减法结果的判断,同时,并行检测预判中可能产生的1位误差,有效缩短了整个加法器的延时。LOP电路设计采用VHDL语言门级描述,已通过逻辑仿真验证,并在浮点加法器的设计中得到应用。
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关键词
浮点加法
运算器
前导1预判电路
规格化
设计
逻辑仿真
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职称材料
一种高效结构的多输入浮点加法器在FPGA上的实现
被引量:
5
4
作者
杜勇
陈健
+1 位作者
朱亮
韩方景
《计算机工程与科学》
CSCD
2006年第1期110-111,118,共3页
传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级...
传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级流水线内完成的一种高效多输入浮点加法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。
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关键词
浮点加法
器
多输入
FPGA
高效算法
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职称材料
浮点加法器中进位传递问题的合并处理
被引量:
2
5
作者
钱刚
沈绪榜
+2 位作者
李莉
赵宁
许琪
《微电子学与计算机》
CSCD
北大核心
2001年第3期33-36,共4页
文章首先介绍了浮点加法器中可能存在的三个进位传递问题,然后论述了这三个进位传递问题合并实现的可行性,最后给出了一种合并设计的方法,并应用于LS RISC微处理器芯片中,缩短了运算路径及芯片的面积,提高了芯片的性能。
关键词
浮点加法
器
微处理器
芯片
合并处理
进位传递
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职称材料
快速浮点加法器的优化设计
被引量:
4
6
作者
王颖
林正浩
《电子工程师》
2004年第11期24-26,共3页
运算器的浮点数能够提供较大的表示精度和较大的动态表示范围 ,浮点运算已成为现代计算程序中不可缺少的部分。浮点加法运算是浮点运算中使用频率最高的运算 ,因此 ,浮点加法器的性能影响着整个CPU的浮点处理能力。文中从分析浮点加减...
运算器的浮点数能够提供较大的表示精度和较大的动态表示范围 ,浮点运算已成为现代计算程序中不可缺少的部分。浮点加法运算是浮点运算中使用频率最高的运算 ,因此 ,浮点加法器的性能影响着整个CPU的浮点处理能力。文中从分析浮点加减操作的基本算法入手 ,介绍了一种新的算法 ,即三数据通道浮点加法算法 ,并着重介绍了整数加法器和移位器的设计 ,对 32位浮点加法器的设计进行了优化。
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关键词
浮点加法
三数据通道
浮点加法
器
整数
加法
器
移位器
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职称材料
多输入浮点加法器算法研究
被引量:
1
7
作者
杜勇
韩方剑
+1 位作者
韩方景
张长隆
《计算机工程与科学》
CSCD
2006年第10期87-88,97,共3页
本文介绍了浮点加法器(FPA)的基本运算步骤,归纳阐述了传统的多输入浮点加法器算法,提出了一种改进的并行多输入浮点加法器算法。采用这种改进的算法可以有效地提高运算速度并减少逻辑资源。
关键词
浮点加法
器
多输入
高速算法
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职称材料
一种高速浮点加法器的设计实现
被引量:
1
8
作者
唐世庆
尹勇生
刘聪
《微电子学与计算机》
CSCD
北大核心
2003年第8期163-166,共4页
浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与...
浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗,提高了速度,改善了性能。目前已经嵌入协处理器的设计中,并且流片测试成功。
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关键词
高速
浮点加法
器
设计
协处理器
运算部件
进位链
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职称材料
一种深度流水线的浮点加法器
被引量:
1
9
作者
邵杰
伍万棱
余汉城
《电子器件》
CAS
2007年第3期911-914,共4页
随着数字信号处理技术的发展,FPGA正越来越频繁地用于实现基于高速硬件的高性能的科学计算.本文通过增加浮点加法器的流水线级数来提高其单位时间的吞吐量,探讨了充分利用FPGA内部丰富的触发器来提高系统主频的可行性.提出了一种指数和...
随着数字信号处理技术的发展,FPGA正越来越频繁地用于实现基于高速硬件的高性能的科学计算.本文通过增加浮点加法器的流水线级数来提高其单位时间的吞吐量,探讨了充分利用FPGA内部丰富的触发器来提高系统主频的可行性.提出了一种指数和尾数操作、加法和减法操作均分离的多路径浮点加法器结构,对于单精度(32位)的操作数,采用Altera公司的StratixⅡ系列芯片,8级流水线可以达到356MHz以上的速度.
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关键词
浮点加法
器
FPGA
流水线
吞吐量
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职称材料
浮点加法器的低功耗结构设计
被引量:
2
10
作者
高海霞
杨银堂
《微电子学》
CAS
CSCD
北大核心
2002年第2期128-130,135,共4页
浮点加法器是集成电路数据通道中重要的单元 ,它的性能和功耗极大地影响着处理器和数字信号处理器的性能。文章分析了浮点加法器的几种结构 ,重点介绍了实现低功耗的三数据通道结构。最后 。
关键词
浮点加法
器
低功耗
结构设计
数字信号处理器
数据通道
数字集成电路
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职称材料
高速流水线浮点加法器的FPGA实现
被引量:
3
11
作者
王晓莉
黄伟
王典洪
《电子元器件应用》
2009年第4期62-65,共4页
浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达10-7,而且设计结构合理,可用于...
浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达10-7,而且设计结构合理,可用于中高速信号处理系统之中。
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关键词
浮点加法
器
IEEE
754
单精度
浮
点
数
流水线
FPGA
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职称材料
浮点加法器的VHDL算法设计
被引量:
2
12
作者
吴琼
肖梓祥
《现代电子技术》
2003年第4期46-48,共3页
以浮点加法器的算法设计和结构映射为例,讨论了如何进行面向对象的ASIC系统的设计,并给出浮点加法器部分模块的VHDL描述。
关键词
浮点加法
器
VHDL
算法
结构映射
进位链路
ASIC
专用集成电路
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职称材料
用于专用DSP处理器的高速低功耗的IEEE32位浮点加法器
被引量:
1
13
作者
孙旭光
毛志刚
来逢昌
《微处理机》
2003年第1期11-13,共3页
本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通...
本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通过控制逻辑模块关闭不必要的运算模块的操作来减小整个电路功耗。另外 ,在电路设计中大量使用传输管逻辑 ,提高速度并降低整个电路的面积和功耗。加法器的运算时间是 3 .986
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关键词
专用DSP处理器
IEEE32位
浮点加法
器
传输管逻辑
CMOS工艺
功能模块
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职称材料
DSP芯片中浮点加法器LOD电路的设计
14
作者
车德亮
黄士坦
+2 位作者
刘军华
唐威
段来仓
《微电子学与计算机》
CSCD
北大核心
2003年第4期60-62,65,共4页
DSP芯片中浮点加法器的速度制约着整个芯片的工作速度,浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此,我们可以通过对LOD电路的改进,来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计,实现了...
DSP芯片中浮点加法器的速度制约着整个芯片的工作速度,浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此,我们可以通过对LOD电路的改进,来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计,实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。
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关键词
浮点加法
器
LOD电路
设计
DSP芯片
数字信号处理器
运算速度
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职称材料
基于FPGA的高速浮点加法器的实现
15
作者
王秀芳
侯振龙
曲萃萃
《科学技术与工程》
2010年第25期6293-6296,共4页
为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合...
为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。
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关键词
IEEE754
可编程逻辑门阵列
VHDL
浮点加法
器
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职称材料
快速浮点加法器
16
作者
王伟
吴裕功
《电子测量技术》
2005年第5期71-72,共2页
文章介绍改进的快速浮点加法器的设计方案。通过增加一个解码器和一些简单的逻辑实现了对IEEE非规格化数的支持。
关键词
非规格化数
LZA
非标准分割
浮点加法
器
非规格化
IEEE
逻辑实现
解码器
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职称材料
三数据通道浮点加法器的FPGA实现
被引量:
1
17
作者
吉训生
《电子工程师》
2004年第8期43-45,共3页
浮点加减运算是现代数字信号处理中非常频繁的操作 ,浮点运算的快慢直接影响数字信号处理的速度。常用的硬件实现算法有双通道算法和三通道算法。文中介绍了浮点加法器电路设计的常用算法 ,重点介绍了一种低功耗的三数据通道结构 ,最后...
浮点加减运算是现代数字信号处理中非常频繁的操作 ,浮点运算的快慢直接影响数字信号处理的速度。常用的硬件实现算法有双通道算法和三通道算法。文中介绍了浮点加法器电路设计的常用算法 ,重点介绍了一种低功耗的三数据通道结构 ,最后以MAXPLUSⅡ为工具 ,给出了该结构的现场可编程门阵列 (FPGA)实现。仿真结果显示 ,该方法可以提高数据采集及运算速度 。
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关键词
浮点加法
器
现场可编程门阵列(FPGA)
三数据通道
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职称材料
基于FPGA的32位浮点加法器的设计
被引量:
3
18
作者
吉伟
黄巾
+1 位作者
杨靓
黄士坦
《微电子学与计算机》
CSCD
北大核心
2008年第6期209-211,共3页
在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理.
关键词
浮点加法
器
TI
流水线
LOD
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职称材料
并行浮点加法器架构与核心算法的研究
被引量:
2
19
作者
陈弦
张伟功
于伦正
《计算机工程与应用》
CSCD
北大核心
2006年第17期53-55,75,共4页
考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运...
考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。
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关键词
核心算法
浮点加法
器
并行
FAU
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职称材料
并行处理技术及其在浮点加法器设计上的应用
20
作者
管清波
《指挥技术学院学报》
1998年第1期70-73,共4页
本文介绍了逻辑线路设计中的并行处理技术:流水线操作,错位并行技术和并行预处理技术及应用实例。
关键词
并行处理
计算机系统
浮点加法
器
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职称材料
题名
快速浮点加法器的FPGA实现
被引量:
7
1
作者
郭天天
张志勇
卢焕章
机构
国防科技大学ATR实验室
出处
《计算机工程》
EI
CAS
CSCD
北大核心
2005年第16期202-204,共3页
文摘
讨论了3种常用的浮点加法算法,并在VirtexII系列FPGA上实现了LOP算法。实验结果表明在FPGA上可以实现快速浮点加法器,最高速度可达152MHz,资源占用也在合理的范围内。
关键词
浮点加法
器
移位器
前导1预测
FPGA
Keywords
Floating point adder
Shifter
Leading-one predicator
FPGA
分类号
TN911.72 [电子电信—通信与信息系统]
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职称材料
题名
浮点加法器电路设计算法的研究
被引量:
8
2
作者
夏宏
吴克河
李占才
机构
北京科技大学信息学院
出处
《计算机工程与应用》
CSCD
北大核心
2001年第13期10-12,共3页
基金
国家863项目--高性能CUP的研究与开发资助
文摘
介绍了浮点加法器电路设计的基本算法,阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Two-Path算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导1的预判的基本原理。最后提出了一种进一步改进Two—Path算法的方案。
关键词
浮点加法
器
Two-Path算法
前导1
电路设计
计算机
Keywords
floating-point adder,Two-Path arithmetic,leading-one prediction
分类号
TP332.21 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
浮点加法运算器前导1预判电路的实现
被引量:
4
3
作者
李笑盈
孙富明
夏宏
机构
北京科技大学信息工程学院
国防科技大学电子工程学院
出处
《计算机工程与应用》
CSCD
北大核心
2002年第21期142-143,146,共3页
文摘
提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行执行,而不是对减法结果的判断,同时,并行检测预判中可能产生的1位误差,有效缩短了整个加法器的延时。LOP电路设计采用VHDL语言门级描述,已通过逻辑仿真验证,并在浮点加法器的设计中得到应用。
关键词
浮点加法
运算器
前导1预判电路
规格化
设计
逻辑仿真
Keywords
Floating-point addition,normalization,leading-one prediction
分类号
TP332.21 [自动化与计算机技术—计算机系统结构]
下载PDF
职称材料
题名
一种高效结构的多输入浮点加法器在FPGA上的实现
被引量:
5
4
作者
杜勇
陈健
朱亮
韩方景
机构
国防科技大学电子科学与工程学院
国防科技信息中心
出处
《计算机工程与科学》
CSCD
2006年第1期110-111,118,共3页
文摘
传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级流水线内完成的一种高效多输入浮点加法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。
关键词
浮点加法
器
多输入
FPGA
高效算法
Keywords
floating-point adder
multiple input
FPGA
efficient algorithm
分类号
TP332 [自动化与计算机技术—计算机系统结构]
下载PDF
职称材料
题名
浮点加法器中进位传递问题的合并处理
被引量:
2
5
作者
钱刚
沈绪榜
李莉
赵宁
许琪
机构
西安微电子技术研究所
出处
《微电子学与计算机》
CSCD
北大核心
2001年第3期33-36,共4页
文摘
文章首先介绍了浮点加法器中可能存在的三个进位传递问题,然后论述了这三个进位传递问题合并实现的可行性,最后给出了一种合并设计的方法,并应用于LS RISC微处理器芯片中,缩短了运算路径及芯片的面积,提高了芯片的性能。
关键词
浮点加法
器
微处理器
芯片
合并处理
进位传递
Keywords
Floating-point adder, Microprocessor, Chip, Critical path, Combination
分类号
TP342.21 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
快速浮点加法器的优化设计
被引量:
4
6
作者
王颖
林正浩
机构
同济大学微电子中心
出处
《电子工程师》
2004年第11期24-26,共3页
文摘
运算器的浮点数能够提供较大的表示精度和较大的动态表示范围 ,浮点运算已成为现代计算程序中不可缺少的部分。浮点加法运算是浮点运算中使用频率最高的运算 ,因此 ,浮点加法器的性能影响着整个CPU的浮点处理能力。文中从分析浮点加减操作的基本算法入手 ,介绍了一种新的算法 ,即三数据通道浮点加法算法 ,并着重介绍了整数加法器和移位器的设计 ,对 32位浮点加法器的设计进行了优化。
关键词
浮点加法
三数据通道
浮点加法
器
整数
加法
器
移位器
Keywords
floating-point adder, triple-data-path, integer-adder, shifter
分类号
TN47 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
多输入浮点加法器算法研究
被引量:
1
7
作者
杜勇
韩方剑
韩方景
张长隆
机构
国防科技大学电子科学与工程学院
出处
《计算机工程与科学》
CSCD
2006年第10期87-88,97,共3页
文摘
本文介绍了浮点加法器(FPA)的基本运算步骤,归纳阐述了传统的多输入浮点加法器算法,提出了一种改进的并行多输入浮点加法器算法。采用这种改进的算法可以有效地提高运算速度并减少逻辑资源。
关键词
浮点加法
器
多输入
高速算法
Keywords
floating-point adder
multi-input
high-speed algorithm
分类号
TP332 [自动化与计算机技术—计算机系统结构]
下载PDF
职称材料
题名
一种高速浮点加法器的设计实现
被引量:
1
8
作者
唐世庆
尹勇生
刘聪
机构
合肥工业大学微电子设计研究所
出处
《微电子学与计算机》
CSCD
北大核心
2003年第8期163-166,共4页
文摘
浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗,提高了速度,改善了性能。目前已经嵌入协处理器的设计中,并且流片测试成功。
关键词
高速
浮点加法
器
设计
协处理器
运算部件
进位链
Keywords
Floating-point Adder,Carry chain,Optimization
分类号
TP342.21 [自动化与计算机技术—计算机系统结构]
下载PDF
职称材料
题名
一种深度流水线的浮点加法器
被引量:
1
9
作者
邵杰
伍万棱
余汉城
机构
南京航空航天大学信息科学与技术学院
出处
《电子器件》
CAS
2007年第3期911-914,共4页
文摘
随着数字信号处理技术的发展,FPGA正越来越频繁地用于实现基于高速硬件的高性能的科学计算.本文通过增加浮点加法器的流水线级数来提高其单位时间的吞吐量,探讨了充分利用FPGA内部丰富的触发器来提高系统主频的可行性.提出了一种指数和尾数操作、加法和减法操作均分离的多路径浮点加法器结构,对于单精度(32位)的操作数,采用Altera公司的StratixⅡ系列芯片,8级流水线可以达到356MHz以上的速度.
关键词
浮点加法
器
FPGA
流水线
吞吐量
Keywords
floating-point adder
FPGA
pipelining
throughput
分类号
TN431.2 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
浮点加法器的低功耗结构设计
被引量:
2
10
作者
高海霞
杨银堂
机构
西安电子科技大学微电子研究所
出处
《微电子学》
CAS
CSCD
北大核心
2002年第2期128-130,135,共4页
文摘
浮点加法器是集成电路数据通道中重要的单元 ,它的性能和功耗极大地影响着处理器和数字信号处理器的性能。文章分析了浮点加法器的几种结构 ,重点介绍了实现低功耗的三数据通道结构。最后 。
关键词
浮点加法
器
低功耗
结构设计
数字信号处理器
数据通道
数字集成电路
Keywords
Digital signal processor
Data path
Floating point adder
Low power design
分类号
TN431.2 [电子电信—微电子学与固体电子学]
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职称材料
题名
高速流水线浮点加法器的FPGA实现
被引量:
3
11
作者
王晓莉
黄伟
王典洪
机构
中国地质大学机械与电子信息学院
出处
《电子元器件应用》
2009年第4期62-65,共4页
文摘
浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达10-7,而且设计结构合理,可用于中高速信号处理系统之中。
关键词
浮点加法
器
IEEE
754
单精度
浮
点
数
流水线
FPGA
分类号
TN918.1 [电子电信—通信与信息系统]
TP312 [自动化与计算机技术—计算机软件与理论]
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职称材料
题名
浮点加法器的VHDL算法设计
被引量:
2
12
作者
吴琼
肖梓祥
机构
解放军信息工程大学计算机系
出处
《现代电子技术》
2003年第4期46-48,共3页
文摘
以浮点加法器的算法设计和结构映射为例,讨论了如何进行面向对象的ASIC系统的设计,并给出浮点加法器部分模块的VHDL描述。
关键词
浮点加法
器
VHDL
算法
结构映射
进位链路
ASIC
专用集成电路
Keywords
adder
arithmetic
structure mapping
carry link
分类号
TN492 [电子电信—微电子学与固体电子学]
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职称材料
题名
用于专用DSP处理器的高速低功耗的IEEE32位浮点加法器
被引量:
1
13
作者
孙旭光
毛志刚
来逢昌
机构
哈尔滨工业大学微电子中心
出处
《微处理机》
2003年第1期11-13,共3页
文摘
本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通过控制逻辑模块关闭不必要的运算模块的操作来减小整个电路功耗。另外 ,在电路设计中大量使用传输管逻辑 ,提高速度并降低整个电路的面积和功耗。加法器的运算时间是 3 .986
关键词
专用DSP处理器
IEEE32位
浮点加法
器
传输管逻辑
CMOS工艺
功能模块
Keywords
IEEE 754 single precision floating-point standard,floating-point adder,pass transistor logic
分类号
TP332 [自动化与计算机技术—计算机系统结构]
TP332.21 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
DSP芯片中浮点加法器LOD电路的设计
14
作者
车德亮
黄士坦
刘军华
唐威
段来仓
机构
西安微电子技术研究所
出处
《微电子学与计算机》
CSCD
北大核心
2003年第4期60-62,65,共4页
文摘
DSP芯片中浮点加法器的速度制约着整个芯片的工作速度,浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此,我们可以通过对LOD电路的改进,来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计,实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。
关键词
浮点加法
器
LOD电路
设计
DSP芯片
数字信号处理器
运算速度
Keywords
DSP,Floating-point,LOD,Normalize
分类号
TP332.21 [自动化与计算机技术—计算机系统结构]
TN911.72 [电子电信—通信与信息系统]
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职称材料
题名
基于FPGA的高速浮点加法器的实现
15
作者
王秀芳
侯振龙
曲萃萃
机构
东北石油大学电气信息工程学院
黑龙江省油田控制与信息工程重点实验室
出处
《科学技术与工程》
2010年第25期6293-6296,共4页
基金
黑龙江省教育厅科技项目(11551027)资助
文摘
为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。
关键词
IEEE754
可编程逻辑门阵列
VHDL
浮点加法
器
Keywords
IEEE754 FPGA VHDL floating-point adder
分类号
TP302.1 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
快速浮点加法器
16
作者
王伟
吴裕功
机构
天津大学
出处
《电子测量技术》
2005年第5期71-72,共2页
文摘
文章介绍改进的快速浮点加法器的设计方案。通过增加一个解码器和一些简单的逻辑实现了对IEEE非规格化数的支持。
关键词
非规格化数
LZA
非标准分割
浮点加法
器
非规格化
IEEE
逻辑实现
解码器
Keywords
denormalized number LZA non-standard separation
分类号
TN925.93 [电子电信—通信与信息系统]
TP332.21 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
三数据通道浮点加法器的FPGA实现
被引量:
1
17
作者
吉训生
机构
江南大学信控学院
出处
《电子工程师》
2004年第8期43-45,共3页
文摘
浮点加减运算是现代数字信号处理中非常频繁的操作 ,浮点运算的快慢直接影响数字信号处理的速度。常用的硬件实现算法有双通道算法和三通道算法。文中介绍了浮点加法器电路设计的常用算法 ,重点介绍了一种低功耗的三数据通道结构 ,最后以MAXPLUSⅡ为工具 ,给出了该结构的现场可编程门阵列 (FPGA)实现。仿真结果显示 ,该方法可以提高数据采集及运算速度 。
关键词
浮点加法
器
现场可编程门阵列(FPGA)
三数据通道
Keywords
floating point adder, FPGA, triple data path
分类号
TP332.2 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
基于FPGA的32位浮点加法器的设计
被引量:
3
18
作者
吉伟
黄巾
杨靓
黄士坦
机构
西安微电子技术研究所
出处
《微电子学与计算机》
CSCD
北大核心
2008年第6期209-211,共3页
文摘
在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理.
关键词
浮点加法
器
TI
流水线
LOD
Keywords
floating-point
adder
TI
pipelining
LOD
分类号
TP391 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
并行浮点加法器架构与核心算法的研究
被引量:
2
19
作者
陈弦
张伟功
于伦正
机构
西安微电子技术研究所
出处
《计算机工程与应用》
CSCD
北大核心
2006年第17期53-55,75,共4页
文摘
考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。
关键词
核心算法
浮点加法
器
并行
FAU
Keywords
core arithmetic ,floating-point adder,parallel, FAU
分类号
TP33 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
并行处理技术及其在浮点加法器设计上的应用
20
作者
管清波
机构
指挥技术学院试验工程系
出处
《指挥技术学院学报》
1998年第1期70-73,共4页
文摘
本文介绍了逻辑线路设计中的并行处理技术:流水线操作,错位并行技术和并行预处理技术及应用实例。
关键词
并行处理
计算机系统
浮点加法
器
Keywords
pipelined operation
folding parallel
parallel preprocessing
分类号
TP338.602 [自动化与计算机技术—计算机系统结构]
TP332.21 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
快速浮点加法器的FPGA实现
郭天天
张志勇
卢焕章
《计算机工程》
EI
CAS
CSCD
北大核心
2005
7
下载PDF
职称材料
2
浮点加法器电路设计算法的研究
夏宏
吴克河
李占才
《计算机工程与应用》
CSCD
北大核心
2001
8
下载PDF
职称材料
3
浮点加法运算器前导1预判电路的实现
李笑盈
孙富明
夏宏
《计算机工程与应用》
CSCD
北大核心
2002
4
下载PDF
职称材料
4
一种高效结构的多输入浮点加法器在FPGA上的实现
杜勇
陈健
朱亮
韩方景
《计算机工程与科学》
CSCD
2006
5
下载PDF
职称材料
5
浮点加法器中进位传递问题的合并处理
钱刚
沈绪榜
李莉
赵宁
许琪
《微电子学与计算机》
CSCD
北大核心
2001
2
下载PDF
职称材料
6
快速浮点加法器的优化设计
王颖
林正浩
《电子工程师》
2004
4
下载PDF
职称材料
7
多输入浮点加法器算法研究
杜勇
韩方剑
韩方景
张长隆
《计算机工程与科学》
CSCD
2006
1
下载PDF
职称材料
8
一种高速浮点加法器的设计实现
唐世庆
尹勇生
刘聪
《微电子学与计算机》
CSCD
北大核心
2003
1
下载PDF
职称材料
9
一种深度流水线的浮点加法器
邵杰
伍万棱
余汉城
《电子器件》
CAS
2007
1
下载PDF
职称材料
10
浮点加法器的低功耗结构设计
高海霞
杨银堂
《微电子学》
CAS
CSCD
北大核心
2002
2
下载PDF
职称材料
11
高速流水线浮点加法器的FPGA实现
王晓莉
黄伟
王典洪
《电子元器件应用》
2009
3
下载PDF
职称材料
12
浮点加法器的VHDL算法设计
吴琼
肖梓祥
《现代电子技术》
2003
2
下载PDF
职称材料
13
用于专用DSP处理器的高速低功耗的IEEE32位浮点加法器
孙旭光
毛志刚
来逢昌
《微处理机》
2003
1
下载PDF
职称材料
14
DSP芯片中浮点加法器LOD电路的设计
车德亮
黄士坦
刘军华
唐威
段来仓
《微电子学与计算机》
CSCD
北大核心
2003
0
下载PDF
职称材料
15
基于FPGA的高速浮点加法器的实现
王秀芳
侯振龙
曲萃萃
《科学技术与工程》
2010
0
下载PDF
职称材料
16
快速浮点加法器
王伟
吴裕功
《电子测量技术》
2005
0
下载PDF
职称材料
17
三数据通道浮点加法器的FPGA实现
吉训生
《电子工程师》
2004
1
下载PDF
职称材料
18
基于FPGA的32位浮点加法器的设计
吉伟
黄巾
杨靓
黄士坦
《微电子学与计算机》
CSCD
北大核心
2008
3
下载PDF
职称材料
19
并行浮点加法器架构与核心算法的研究
陈弦
张伟功
于伦正
《计算机工程与应用》
CSCD
北大核心
2006
2
下载PDF
职称材料
20
并行处理技术及其在浮点加法器设计上的应用
管清波
《指挥技术学院学报》
1998
0
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