基于FPGA的快速浮点除法器IP核的实现

利用Altera的QuartusⅡ软件开发平台在FPGA上实现了快速浮点除法器IP核的设计。该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率。同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值。

基于Goldschmidt算法的高性能双精度浮点除法器设计

针对双精度浮点除法通常运算过程复杂、延时较大这一问题,提出一种基于Goldschmidt算法设计支持IEEE-754标准的高性能双精度浮点除法器方法。首先,分析Goldschmidt算法运算除法的过程以及迭代运算产生的误差;然后,提出了控制误差的方法;其次,采用了较节约面积的双查找表法确定迭代初值,迭代单元采用并行乘法器结构以提高迭代速度;最后,合理划分流水站,控制迭代过程使浮点除法可以流水执行,从而进一步提高除法器运算速率。实验结果表明,在40 nm工艺下,双精度浮点除法器采用14位迭代初值流水结构,其综合cell面积为84 902.261 8μm2,运行频率可达2.2 GHz;相比采用8位迭代初值流水结构运算速度提高了32.73%,面积增加了5.05%;计算一条双精度浮点除法的延迟为12个时钟周期,流水执行时,单条除法平均延迟为3个时钟周期,与其他处理器中基于SRT算法实现的双精度浮点除法器相比,数据吞吐率提高了3~7倍;与其他处理器中基于Goldschmidt算法实现的双精度浮点除法器相比,数据吞吐率提高了2~3倍。

一种基于SRT-8算法的SIMD浮点除法器的设计与实现

在科学计算、数字信号处理、通信和图像处理等应用中,除法运算是常用的基本操作之一。基于SRT-8除法算法,设计一个SIMD结构的IEEE-754标准浮点除法器,在同一硬件平台上能够实现双精度浮点除法和两个并行的单精度浮点除法。通过优化SRT-8迭代除法结构,提出商选择和余数加法的并行处理,并采用商数字存储技术降低迭代除法的计算延时,提高频率。同时,采用复用策略减少硬件资源开销,节省面积。实验表明,在40nm工艺下,本设计综合cell面积为18 601.968 1μm2,运行频率可达2.5GHz,相对传统的SRT-8实现关键延迟减少了23.81%。

一种高阶除法器的设计与实现

文章利用业界通用的FPSPEC92、FPSPEC95、LINPACK、WHETSTONE、FLOPS等浮点基准测试程序,基于阻塞步长对浮点处理性能进行分析。通过大量实验,得出浮点除法最佳执行周期为8～12拍。据此,为“龙腾R1”处理器设计了执行周期为11拍的基-256浮点除法器,并在SMIC0.18ΜM工艺下实现,恶劣环境下其运行速度为233MHZ,面积约为0.174MM2。

一种高效纹理映射单元的硬件体系结构设计

针对嵌入式纹理映射过程中处理速度慢和存储带宽对系统性能制约等问题,提出一种专用纹理映射单元体系结构,对单精度浮点除法器和纹理Cache进行优化设计。采用较小查找表结合二次多项式逼近算法实现浮点除法运算,根据纹理采样的不同方式,对纹理Cache的映射方式在直接映射、两路组关联和四路组关联之间进行动态配置。对纹理映射单元在SMIC0.13μm CMOS工艺下进行仿真,结果表明,纹理映射模块工作主频可达313 MHz,对于480×640像素,帧率可达51 f/s,能够满足移动设备对实时渲染的需求。