ESD应力下深亚微米GGNMOS二次击穿物理级建模仿真

基于静电放电(ESD)应力下深亚微米栅接地N型场效应晶体管(GGNMOS)二次击穿的物理特性,将建立的热击穿温度模型、热源模型与温度相关参数模型相结合,提出了一种新的电热模型,并进行了优化。基于这些模型,可仿真出器件的二次击穿电流值It2(GGNMOS的失效阈值),进而模拟出GGNMOS全工作区域的VD-ID曲线。对两种不同的GGNMOS样品进行模拟仿真,将得到的结果与TLP(传输线脉冲)实验测试的结果相比较,证实了模型的可行性。利用该物理级模型,可快速评估GGNMOS的工艺、版图参数以及脉冲应力宽度对ESD鲁棒性的影响。

深亚微米GGNMOS器件ESD鲁棒性的优化与模拟

基于单指条栅接地N型场效应晶体管(GGNMOS)在静电放电(ESD)时的物理级建模方法,仿真分析了版图参数和工艺参数对器件ESD鲁棒性的影响。提出了一种可提高器件ESD保护性能的优化设计,即硅化扩散工艺下带有N阱的多指条GGNMOS结构。对单指条器件模型进行修正,得到的多指条模型能预估不同工艺条件下所需的N阱长度,以满足开启电压Vt1小于热击穿电压Vt2的设计规则。由仿真结果可知,对于一个0.35μm工艺下的10指条GGNMOS,通过减小栅极长度(L)、提高衬底掺杂浓度(N_(BC))和漏极掺杂浓度(N_E),以及从修正模型中得到合适的N阱长度,均可以增强器件的ESD鲁棒性。

基于Verilog-A的深亚微米GGNMOS ESD保护器件可调模型研究

针对深亚微米工艺实现的GGNMOS器件推导分析了其相关寄生元件的工作机理和物理模型,并基于Verilog-A语言建立了保护器件的电路仿真模型.详细讨论了保护器件寄生衬底电阻对保护器件触发电压的影响,进一步给出了衬底电阻值可随源极扩散到衬底接触扩散间距调节的解析表达式并用于特性模拟,仿真结果与流片器件的传输线脉冲测试结果吻合.

深亚微米ESD保护器件GGNMOS性能分析与设计

本文采用MEDICI作为集成电路ESD保护常用器件—栅极接地NMOS管(GGNMOS)ESD性能分析的仿真工具,综合分析了各种对GGNMOS的ESD性能有影响的因素,如衬底掺杂、栅长、接触孔距离等,为深亚微米下ESD保护器件GGNMOS的设计提供了依据。通过分析发现衬底接触孔到栅极距离对GGNMOS器件ESD性能也有一定影响,此前,对这一因素的讨论较少。最后,根据分析结果,给出了一个符合ESD性能要求的器件设计。

高压GGNMOS器件结构及工艺对ESD防护特性的影响

基于高压CMOS工艺,对高压栅极接地N型金属氧化物半导体(Highvoltagegrounded-gate N-metal-oxide-semiconductor, HV-GGNMOS)的静电放电(Electrostatic discharge, ESD)防护性能进行研究。由于强折回特性以及失效电流低,HV-GGNMOS在实际应用中受到限制。本文通过计算机辅助设计技术仿真及传输线脉冲实验研究了工艺参数及版图结构对器件ESD防护性能的影响。结果表明,增加漂移区掺杂浓度可以有效提高器件失效电流;加强体接触和增加漂移区长度可以提高器件的维持电压,但失效电流会有所下降,占用版图面积也会更大。

栅长L对GGNMOS抗静电能力的影响

本文讨论了ESD保护器件GGNMOS(Gate Grounded NMOS)的栅长对其抗静电能力的影响,并用MEDICI进行仿真验证。基于仿真结果首次讨论了GGNMOS的栅长对其一次击穿电压、二次击穿电压和电流、导通电阻、耗散功率等的作用。

ESD保护器件GGNMOS二次击穿前的建模

基于ESD应力下GGNMOS的工作特性,从GGNMOS的内部物理过程,推导建立了二次击穿前GGNMOS的器件级模型,并给出了相应的参数提取方法;实现了输入工艺参数等到模型中,即可仿真GGNMOS二次击穿前的I-V特性。通过与TLP实际测试结果的比较,证实了所推导模型的可行性。

深亚微米MOSFET热载流子退化机理及建模的研究进展

本文给出了深亚微米ＭＯＳ器件热载流子效应及可靠性研究与进展．对当前深亚微米ＭＯＳ器件中的主要热载流子现象以及由其引起的器件性能退化的物理机制进行了详细论述．不仅对热电子，同时也对热空穴的影响进行了重点研究，为深亚微米ＣＭＯＳ电路热载流子可靠性研究奠定了基础．本文还讨论了深亚微米器件热载流子可靠性模型，尤其是ＭＯＳ器件的热载流子退化模型．

超深亚微米SOI NMOSFET中子辐照效应数值模拟

考虑3种特征尺寸的超深亚微米SOI NMOSFET的中子辐照效应。分析了中子位移辐照损伤机理,数值模拟了3种器件输出特性曲线随能量为1MeV的等效中子在不同辐照注量下的变化关系及中子辐照环境下器件工艺参数对超深亚微米SOI NMOSFET的影响。数值模拟部分结果与反应堆中子辐照实验结果一致。

深亚微米PESD MOSFET特性研究及优化设计

本文对多晶抬高源漏（ＰＥＳＤ）ＭＯＳＦＥＴ的结构作了描述，并对深亚微米ＰＥＳＤＭＯＳ－ＦＥＴ的特性进行了模拟和研究，看到ＰＥＳＤＭＯＳＦＥＴ具有比较好的短沟道特性和亚阈值特性，其输出电流和跨导较大，且对热载流子效应的抑制能力较强，因此具有比较好的性能．给出了ＰＥＳＤＭＯＳＦＥＴ的优化设计方法．当ＭＯＳＦＥＴ尺寸缩小到深亚微米范围时。

深亚微米MOS器件的热载流子效应

对深亚微米器件中热载流子效应 (HCE)进行了研究 .还研究了沟道热载流子的产生和注入以及与器件工作在高栅压、中栅压和低栅压三种典型的偏置条件的关系 .在分析热载流子失效机理的基础上 ,讨论了热载流子效应对电路性能的影响 .提出影响晶体管热载流子效应的因素有 :晶体管的几何尺寸、开关频率、负载电容、输入速率及晶体管在电路中的位置 .通过对这些失效因素的研究并通过一定的再设计手段 ,可以减少热载流子效应导致的器件退化 .

深亚微米CMOS电路多电源全芯片ESD技术研究

深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,制定了全芯片ESD设计方案与系统架构,该方案采用SMIC0.35μm 2P4M Polycide混合信号CMOS工艺流片验证,结果为电路HBM ESD等级达到4 500 V,表明该全芯片ESD方案具有良好的ESD防护能力。

超深亚微米集成电路中的互连问题——低k介质与Cu的互连集成技术

半导体集成电路技术的发展对互连技术提出了新的需求 ,互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战 ,其中 Cu互连技术的发明是半导体集成电路技术领域中具有革命性的技术进展之一 ,也是互连集成技术的解决方案之一 .在对互连集成技术中面临的技术与物理挑战的特点和可能的解决途径概括性介绍的基础上 ,重点介绍和评述了低 k介质和 Cu的互连集成技术及其所面临关键的技术问题 ,同时还对三维集成互连技术、RF互连技术和光互连技术等

深亚微米CMOS电路漏电流快速模拟器

随着工艺的发展 ,功耗成为大规模集成电路设计领域中一个关键性问题 降低电源电压是减少电路动态功耗的一种十分有效的方法 ,但为了保证系统性能 ,必须相应地降低电路器件的阈值电压 ,而这样又将导致静态功耗呈指数形式增长 ,进入深亚微米工艺后 ,漏电功耗已经能和动态功耗相抗衡 ,因此 ,漏电功耗快速模拟器和低功耗低漏电技术一样变得十分紧迫 诸如HSPICE的精确模拟器可以准确估计漏电功耗 ,但仅仅适合于小规模电路 首先证实了CMOS晶体管和基本逻辑门都存在堆栈效应 ,然后提出了快速模拟器的漏电模型 ,最后通过对ISCAS85& 89基准电路的实验 ,说明了在精度许可 (误差不超过 3% )的前提下 ,模拟器获得了成百倍的加速 。

一个用于深亚微米电路模拟的MOSFET解析模型

本文提出了一个新的深亚微米ＭＯＳＦＥＴ模型，它计入了影响深亚微米器件工作的各种二级物理效应．模型采用一个统一的公式描述所有的器件工作区，可以保证无穷阶连续．不仅适用于数字电路，而且可用于模拟电路的设计．模型计算的结果与实测器件的结果十分一致．

铜互连布线及其镶嵌技术在深亚微米IC工艺中的应用

近几年来 ,随着 VLSI器件密度的增加和特征尺寸的减小 ,铜互连布线技术作为减小互连延迟的有效技术 ,受到人们的广泛关注。文中介绍了基本的铜互连布线技术 ,包括单、双镶嵌工艺 ,CMP工艺 ,低介电常数材料和阻挡层材料 。

基于深亚微米工艺的ESD保护器件优化设计

集成电路工艺目前已经发展到超深亚微米水平,静电放电危害变得更加突出。针对这一问题,首先介绍了基于CMOS工艺的静电放电保护电路结构及性能,并在此基础上讨论ESD电路的设计、仿真方法。这里以常用保护器件栅极接地NMOS(GGNMOS)为例,分析了尺寸参数对ESD保护性能的影响;同时给出了一个符合ESD保护性能要求的优化设计方案。器件采用TCAD软件Sentaurus进行工艺仿真和物理特性模拟,对设计给予了验证,结果显示在0.18μm工艺下本设计达到ESD防护指标。

深亚微米VLSI物理设计中天线效应的预防及修复

深亚微米超大规模集成电路(VLSI)中金属互连线的天线效应(PAE)将会严重影响芯片物理设计的结果,甚至造成设计的失败。因此详细分析了天线效应的产生、危害和计算方法,重点讨论了深亚微米VLSI芯片物理设计中的PAE预防和修复方法,并且针对面积和时序要求苛刻的复杂芯片设计提出了优化的迭代流程。上述方法和流程成功应用于本研究室协作承担的"风芯Ⅱ号"H.264/AVC-AVS视频解码SoC芯片的后端物理设计过程中,极大地提高了天线效应的预防和修复效率,消除了版图中全部潜在高危PAE问题且节省了18.18%的迭代次数,节约了17.39%的芯片管芯面积,确保并实现了芯片流片的一次成功。

MOSFET衬底电流模型在深亚微米尺寸下的修正

建立精确的衬底电流模型是分析ＭＯＳＦＥＴ 器件及电路可靠性和进行ＭＯＳＦＥＴ 电路设计所必需的．在分析载流子输运的基础上建立了一个常规结构深亚微米ＭＯＳＦＥＴ 衬底电流的解析模型，模型公式简单．对模型进行了验证，研究了衬底掺杂浓度与栅氧化层厚度对拟合因子的影响，并分析了模型中拟合因子的物理意义．

超深亚微米高速互连的信号串扰研究

探讨了超深亚微米设计中的高速互连线串扰产生机制,提出了一种描述高速互连串扰的电容、电感耦合模型,通过频域变换方法对模型的有效性进行了理论分析。针对0.18μm工艺条件提出了该模型的测试结构,进行了流片和测量。实测结果表明,该模型能够较好地表征超深亚微米电路的高速互连串扰效应,能够定量计算片上互连线间的耦合串扰,给出不同工艺的互连线长度的优化值。