基于混合忆阻器-CMOS逻辑的全加器电路优化设计

将一种电压阈值型压控双极性忆阻器模型与CMOS反相器进行混合设计,实现了"与"、"或"、"与非"、"或非"基本逻辑门。通过构建"异或"逻辑门新结构,提出一种基于混合忆阻器-CMOS逻辑的全加器电路优化设计方案。最后,分析忆阻器参数β,Vt,Ron和Roff对电路运算速度和输出信号衰减幅度的影响,研究了该优化设计的电路功能和特性,经验证模拟仿真结果与理论分析结果具有较好的一致性。研究结果表明:全加器优化设计结构更简单,版图面积更小,所需忆阻器数量减少22.2%,CMOS反相器数量减少50%;增大参数β值可提高运算速度,增大忆阻值比率Roff/Ron可减小逻辑输出信号衰减度。

混合忆阻器-CMOS逻辑运算的优化设计研究

基于混合忆阻器-CMOS设计成的典型逻辑门在输出端的忆阻器存在泄露电流,导致运算输出信号幅度产生衰减,引起多级互联电路逻辑运算混乱甚至出错。为了解决这一难题,文中提出采用变形逻辑运算表达式,以CMOS反相器可实现的“非”逻辑操作完成输出端信号传递这一方案,改进了电路运算设计结构但不改变电路运算的复杂度。进而以“异或”、“异或非”逻辑门和一位全加器为例,以理论分析、新电路结构设计和PSpice软件模拟仿真三者共同验证了该方案的有效性。研究结果表明,该方案很好地解决了级间连接忆阻器的泄露电流,有效降低了逻辑运算信号的衰减现象,且改进设计的电路逻辑功能正确,运算准确性得到提高,输出信号低电平近似为0 V,高电平达1.8 V,均接近理想值,有利于实现新型高性能复杂逻辑运算的设计、开发和大规模集成应用。

基于互补电阻开关的忆阻乘法器设计

现有的忆阻算术逻辑多采用单个忆阻器作为存储单元,在忆阻交叉阵列中易受到漏电流以及设计逻辑电路时逻辑综合复杂度高的影响,导致当前乘法器设计中串行化加法操作的延时和面积开销增加。互补电阻开关具有可重构逻辑电路的运算速度和抑制忆阻交叉阵列中漏电流的性能,是实现忆阻算术逻辑的关键器件。提出一种弱进位依赖的忆阻乘法器。为提升忆阻器的逻辑性能,基于互补电阻开关电路结构,设计两种加法器的优化方案,简化操作步骤。在此基础上,通过改进传统的乘法实现方式,并对进位数据进行拆解,降低运算过程中进位数据之间的依赖性,实现并行化的加法运算。将设计的乘法器映射到混合CMOS/crossbar结构中,乘法计算性能得到大幅提高。在Spice仿真环境下验证所提乘法器的可行性。仿真实验结果表明,与现有的乘法器相比,所提乘法器的延时开销从O(n2)降低为线性级别,同时面积开销降低约70%。

混合型CMOS-忆阻与非/或非单元的设计及应用

针对级联型运算单元的延迟问题,设计了一种新的CMOS-忆阻与非/或非逻辑电路结构。首先,采用阈值型压控忆阻器模型,以忆阻器和CMOS晶体管为核心,设计了一款混合型CMOS-忆阻与非/或非逻辑运算单元,有效减小了延迟时间;然后,将混合型CMOS-忆阻与非/或非逻辑运算单元应用到了八线三线编码器电路的设计中,通过控制不同的输入信号能得到对应的二进制编码信号;最后,通过PSPICE仿真验证了设计电路的正确性。

基于忆阻器的数模混合随机数发生器

数字方法实现的混沌随机数发生器存在有限字长效应,无法保证随机数良好的统计特性.本文构建了一类包含最少模拟器件的新数模混合系统,分析了混合系统的非线性动力学行为.利用现场可编程逻辑门阵列和一阶广义忆阻器实现了复杂混沌映射,克服了有限字长效应,构造了稳定的高速混沌随机数发生器,可以产生100 Gbit/s以上速率的随机数.研究表明,数模混合系统的混沌性对元件参数变化不敏感.混合系统易于集成在图像加密、保密通信和雷达波形设计等应用系统中.

基于R-HBT模型的三值CMOS忆阻混合型D触发器

研究多值忆阻逻辑电路,采用三值忆阻逻辑运算单元,设计了三值CMOS忆阻混合型D锁存器,该三值忆阻逻辑运算单元以CMOS和电阻异质结双极性晶体管(Resistor-Heterojunction Bipolar Transistor,R-HBT)负阻型忆阻器等效模型为核心,构成的三值CMOS忆阻混合型D锁存器包括4个三值忆阻与非单元和1个三值忆阻反相器,结构简单。在忆阻D锁存器的基础上,设计了上边沿触发的三值CMOS忆阻混合型D触发器,该D触发器为主从型结构。PSPICE仿真结果符合三值D触发器的逻辑功能,验证了设计的正确性。

多种连接模型的忆阻神经网络学习

忆阻器以其独特的非易失性、天然的记忆功能以及纳米级尺寸,在人工神经网络、信号处理和模式识别等方面展现了巨大的应用前景。采用了基于STDP学习规则的忆阻神经网络,运用了网络自适应突变以及网络拓扑结构变化的基因算法,其中包括隐藏层神经元个数,连接权重以及神经网络突触模型的变化。比较了基于HP线性忆阻器模型,非线性忆阻器模型以及阈值模型这3种不同忆阻器模型的忆阻神经网络,并提出了学习效果更好的混合型忆阻神经网络。

基于忆阻器-CMOS的通用逻辑电路及其应用

忆阻器是一种具有阻值开关特性的信息存储器件.由于忆阻器件具有可变电导性,其组合电路可应用与逻辑运算.本文提出了一种新的忆阻器-CMOS逻辑电路,能够在同一电路中同时实现ANDOR-XOR-XNOR 4种基本的逻辑操作.相较于MAD Gates, MRL, IMPLY逻辑电路,忆阻器数量和功耗均有大幅降低,电路性能更优,电路效率大幅提高.在此基础上设计了一种新的全加电路及二值图像加密电路.与现有忆阻器逻辑加法电路相比,本文设计的加法电路在元件数量上同样具有极大的优势.本文设计的二值图像加密电路能够用两种不同的加密方式实现图像加密,密钥与电路相互独立,提高了加密结果的可靠性.