一种基于混合模式时钟管理器的时钟频率动态重置改进算法

针对现有混合模式时钟管理器(Mixed-Mode Clock Manager,MMCM)动态重置算法占用大量ROM空间、与用户交互性不强的问题,提出一种MMCM动态重置改进型算法(IDRA).MMCM有7个输出端,可为不同电路模块提供时钟信号,直接输入MMCM输出端口序号和频率值即可改变相应端口的输出时钟频率.动态重置端口(Dynamic reconfiguration port,DRP)与加强型MMCM原型连接,采用状态机来驱动DRP,顺序实现读取输出端口寄存器地址、选择改变输出时钟频率或相移、读取分频值、使能端口寄存器读写等功能.最后,给出0号输出端口时钟频率由100MHz降为50MHz的仿真波形,此频率可变范围为4.69～700MHz.

基于FPGA的多路高速数据传输同步时延测量系统

为了测量多路高速数据传输的同步时延,设计了一种同步时延测量系统,采用FPGA的输入输出延迟单元(IODELAYE)和混合模式时钟管理器(MMCM)移动采样点位置,得到不同采样点位置的采样数据,通过计算机分析采样数据,找到传输不稳定的采样点位置,并计算出同步时延。IODELAYE保证了系统的高精度,通过与MMCM的结合,使系统具有宽量程的特点。测试结果表明,该系统性能稳定,测量误差小于0.2 ns,适用于多路高速数据传输场合。